JPS5854477A - 主記憶制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は主記憶制御力法、特にベクトルユニットを含ん
だ情報処理システムに応用して好適な主記憶制御力法に
関する。

情報処理システムは一般に、主記憶装置ｔ（ＭＭ）と該
主記憶装置（ＭＭ）ｔ−利用する中央処理装置（ＣＰＵ
）あるいはチャネルプロ七、す（ＣＨＰ　）と、これら
ＣＰＵ　、　ＣＨＰと前記Ｍ　Ｍ　（Ｍａｌｎ　Ｍ＠ｍ
ｏｒｙ）の間を制御する記憶制御装置（ＭＣＵ）　　と
を含んでなる。

そして近年は、前記ＣＰＵ　、　ＣＨＰ等に加えベクト
ルユニット（ＶＵ）が参列するようになった。このＶ　
Ｕ　（Ｖｓｅｔｏｒ　Ｕｎｉｔ　）はいわゆるパイプラ
イン処理によって実行されるものであシ、多量のデータ
を超高速で処理可能とする。このため、ベクトルユニッ
）ＶＵは前記ＣＰＵ　、　ＣＨＰに比して前記ＭＭの利
用頻度は極めて高くなる。そこで前記ＭＣＵ内にはプラ
イオリティ回路（ＰＲＩＯ）が設けられ、これらＶ　Ｕ
　、　ＣＰＵ　、　ＣＨＰＫ対する、ＭＭＯ利用順位に
関するプライオリティ（優先度）を決定している、ＶＵ
Ｃ）ＭＭＫ対する利用頻度は、ＣＰＵ　、　ＣＵＰに対
するそれよシも癌かに大であることがらＭＭＯ１ンタリ
ーデ門増中し、ｖ′ｕへのデータ供給能力を大きくして
いるが、ＣＰＵ　、　ＣＨＰＫＭＭのメ峰リサイクルを
占有されるとＶＵの待ち時間が長（なシ全体として演算
速度が余シ上がらないこととなった。

そこで、前記ＭＣＵ内に前記ｆツイオリティ回路ＰＲＩ
Ｏに加えてインタフェース回路ＩＮＴを設け、ＣＰＵ　
、　ＣＨＰについては除ＩＮＴを介して骸ＰＲＩＯに至
シ、一方、ベクトルユニットＶＵに関しては随時該ＰＲ
ＩＯに直接アクセス可能とする方式が採用されるように
な一５九、該１８丁にはＣＵＰ専用に／ぐツ・　ファメ
篭りを設け、ＣＨＰのｆｊｐ４イトリクエストｔＰＲＩ
Ｏに対してはＣＰＵのロードリクエストと同様に６４バ
イトリクエストに変換するなどして、ＰＲＩＯＫ対する
アク十スの頻度を減少させる工夫をしている。ところが
、ＣＰＵ　、　ＣＥＰが最大３τに１回の割合で（τは
１マシンサイクル）ＭＭに対するストア・リクエストを
行なえるのにも拘らず、前記ＩＮＴｔ介する仁とから最
大で５τに１回という割合に落ち込んでしまう。そうす
ると、仮シにｃｐｕ　、　ｃｕｐが３τ／１回の割合で
ストア・リフニス・トを上けたとすると、５τ／１回の
割合で処理してい九のではオーバフローを生じてしまう
ことになる。

従って本発明の目的は前記オーバーフローを排除可能な
主記憶制御方法を提案することである。

上記目的に従い本発明は、ＣＰＵ又はＣＨＰからＭＭに
対しストア・リクエストを実行するに際し、一連の該ス
トア・リクエストにそれぞれ付帯する一連のストア・ア
ドレスを監視し、第に番目のストア・リフニス）（ｋは
自然数）に付帯するストア・アドレスＡＤｋと第（ｋ＋
１）番目のストア・リクエストに付帯するストア・アド
レスＡＤ（ｋ＋ｔ）とが連続アドレスであることが検知
された場合、該第（ｋ＋１）１１目のストア・リクエス
トをキャン七ルして先のｔｓｋ番目のストア・リクエス
トに代行せしめるようにしたこと′ｔ−％黴とするもの
である・ 以下図面に従りて本発明ｔａＩｊ１１する。

第１ム図社一般的な情報処理システム０ＩＩＡ１例を示
すプロ、り図である６本図において、１１は主記憶装置
（ＭＭ）、１２は記憶制御装置１１（ＭＣＵ）、１３は
中央処理装置（ＣＰＵ）、１４はチャネルグロセ、　ｔ
　（ｃｕｐ）、１５は一、１／ト”’＝ｙ　）ＣＶＵ）
？ある。これらＣＰＵ１Ｂ、ｃＨｐ　１４、ＶＵＩＳは
競合してＭＭＩＩ管利用する。そξで、ＭＣＵ１２内の
グライオリテ４回路（ＰＲＩＯ）　１６が、ＭＭ利用の
競合に対して交通ｍｉｎ＋を行なう、この場合の交通整
理の一例は、 ｖ　ｔｒ　−ｔ Ｖ　Ｕ　−２ Ｖ　Ｕ　−３ という／臂ターンである。これによると、ＰＲＩＯ１６
ｄ、ＣＰＵ１３又はＣＭＰ　１４からストア・リタエス
ー　　トがあれば４回に１回はＭＭＩＩの専有を明は渡
さなければならず、ＣＰＵ　、　ＣＨＰに妨げられてＶ
Ｕへのデータ供給のスループ、トが上がらない。

そこでインタフェース回路を導入することが考えられた
。このインタフェース回路は前述のとと＼、 （、ＣＨＰに対してパ、ファメモリを設けるなどしてア
クセス＃ｌｉ度を減らしている。第１Ｂ図は一般的な情
報処理システムの第２例を示すブロック図であシ、記憶
制御装置（ＭＣＵ）１２内にさらに、前記のインタフェ
ース回路（ＩＮＴ）１７を般社る。このようにして、ベ
クトルユニットＶＵ１５のスループ、トを向上させる。

ところがこのｌＮＴ１７の存在によシ、ＣＰＵ１３、Ｃ
ＨＰ　１４に関する処理速度は低下してしまう。

鮪２図は第１Ｂ抱の情報処理システムにおいてストア・
リクエストの処理速度が低下することを説明するための
タイムチャートである。本図の（Ａ）欄は例えばＣＰＵ
１３に関し、３τ／１回の割合で講ドア・リフニスｔの
実行か可能であることを示し、例えば第１Ａ図のシステ
ムにおける動作がこれに轟る。先ず■のタイミングでス
トア・リクエストがＣＰＵよシ送出されるとＭＣＵＫ至
るまでのいわゆる装置間転送で１丁を経過し、その受付
は通知ＡＣＰＴ　ｖｔＭＣＵが発し、ＣＰＵＫ届くまで
に２τを経過する。そして、第１Ｂ図のシステムによれ
ば、インタフェース回路ＩＮＴと！ライオリプ４回路Ｐ
ＲＩＯを通過することから、実際の実行時間は５τ／１
回という割合になる。このことを表わしたのが本図の（
Ｂ）欄である。なおＭＭＧＯは主記憶装置起動を表わし
、又、マシンサイクルτのうち黒丸を付し九台は論理を
単純化するために挿入しえダミーサイクルである。この
ＭＭＣＯＲ１２τかけてｌＮＴ１７へ転送されている。

そζで本発明は最大３τ７１回の割合でアクセスで生ず
るものが、５τ７１回という割合に引き下げられてしま
り九ことによるアクセスの不足分を、特別のアク七ス手
法によってカバーするもの、とする。この特別のアク七
ス手法によれば、５τ／１回というアクセスの割合が６
ｆ／２回という割合に引き上げられる。これはストア・
アト、レスの連続性に着目したものであり、ストア・ア
ドレスが連続していることが分れば次のストア・リクエ
ストに付帯するストア・アドレスＡＤ（ｋ＋１）が、予
め先のストア・リクエストの実行時に決定されている故
、先のストア・リクエストについてなし喪第２図（２）
の動作と全く同じことを今回のストア・リクエストにつ
いても繰シ返す必要はなく、部分的に処理の流れを省略
することができる。この省略に基づく時間の余裕を、前
述したオーバーフローのカバーに幽てれば良い。

ストア・アドレスが連続しているか否かはアドレスＭ−
およびムＤ（ｋ＋１）Ｏ間で両最下位ビットが不一致お
よび該最下位ビット以外の両全ビットか一致という２条
件によって簡単に発見できる。この一致は後述する一致
フラグを１０＃から“１″へ切シ換える。この連続性の
発見を簡単に説明すると、アドレス１１６とｌＩＩは連
続、あるいはｌＯｌと１０６も連続という仁とになる。

なお・を付したビットが前記の最下位ビットである。又
、このような連続性を有するとき、先回のアドレスＡＤ
ｋから今回のアドレスＡｎ（ｋ＋１）を再住することは
、単なるビット反転操作により極めて容易である。

第３図は、本発明による方法によれば、５丁／ｌ＠のア
ク七ス會６τ／２回に増大できる仁とを図解的に説明す
るためのタイムチャートである。

このタイムチャートの（４）欄は前記第２図の（６）欄
と同じであるが、俤）欄を参照すると６τ（■−■）の
関に２回のＭＭＧＯがＩＮ’ｒ１７に上かつていること
が分る。これは前述した一致フラグ（図中点線のＦ）０
検出（論理＠１＃の検出）Ｏもとでは、図示する■±１
番地の操作だけで、■のリフ′・エストに引続くリクエ
ストを実行可能である。ここにいう■±１１１地の操作
とは、上述した最下位ピッＦの“単なるビット反転操作
”に相当する。

第４図はストア・アドレスの連続性を検出する九めの一
ハードウェア例を示すプロ、り図である。

本図においてムＤは各ストア・リクエストに付帯するス
トア・アドレスであシ、理論的には最大３τ７１回とい
う割合で発止し得る。そこで、これを前述したアドレス
の連続性に着目して、本来、ＰＲＩＯ回路１４か５τ／
ｌ囲という割合で処理するものを６τ／２回へと増大す
る（なお、アドレスの連続性は例えば、いわゆるムーツ
命令尋で顕著である）。このため一旦入力しゾスタ４１
ヘスドアしたアドレスＡＤ￥ｔ、アドレス・キュー４２
でパ、ファしてストアする。アドレス・キュー４２社縦
属豪絖のレジスタ４２−１．４２−２・・・４２−ｎか
らなる。ここで、第に回のストア・リクエストに係るア
ドレスＡＤｋと第（ｋ＋ｔ　）回のストア・リクエスト
に係るアドレスＡＤ（ｋ＋１）との間の連続性株、比較
回路４３で行なう。この比較回路４３はストア・アドレ
ス・ビ、）　（００〜２８）に関し、ビ、）（００〜２
７）と（２８）の検査を行なう。つまり、先回のストア
・リクエストに係るアドレスＡＤｋ（レジスタ４２−１
にストアされている）と今回のストア・リクエストに係
るアドレスＡＤ（ｋ＋１）（レジスタ４１にストアされ
ている）との間の両ビットすなわち（ＯＯ〜２７）ｋお
よび（００〜２７　）　（ｋ＋１）と（２８）ｋおよび
（２８）ｋ＋ｔの一致・不一致を見る。ビット（００〜
２７）について一致であり且つ（２８）について不一致
なら一致フラグＦｉ”ｌ’とし、アドレスの連続性があ
ることを表示する。なお比較回路４３は、ビット（００
〜２７）と（２８）とに分けてｇｏｇ（ｖ）　４１作を
加えるものである。又、各レジスタ４２−１．４２−２
・・・４２−ｎにはバリッド・フラグＶ（Ｖｌ　、Ｖ２
・・・Ｖｎ　）も付されている。

第５図は本発明の方法を実施する場合のｆ２イオリティ
回路の一構成例な示すブロック図である。

本図において５１は連続処理回路であシ、第４図に例示
した、インタフェース回路ＩＮＴ内の連続検出回路と協
働する。５２は論理回路、５３はリクエスト受付レジス
タ群である。これらレジスタ群５３は、ＣＰＵ　、　Ｃ
ＨＰではなく、前記ベクトルユニ、）ＶＵかものストア
・リクエスト群である。論理回路６２は回路５１系から
のＣＰＵ　、　ＣＨＰに関するアクセス要求とレジスタ
群５３糸からのｖＵに関するアクセス要求等を受は付け
、プライオリティのチェ、りならびにビジー−チェ、り
（ＭＭ起動が可能か否かの検査）′を行なりて、ＭＭＧ
Ｏ（主配憶外筐起動傷号）ならびに付帯するアドレスＡ
Ｄを送出する。

ところで、前記連続処理回路５１は、謔４図に示した一
致７ＦグＦおよびアドレスＡＤｔ受信し、セレクトゲー
ト５１−１および５１−２にそれぞれ入力する。このセ
レクトｆ−）ｉｔ通常はアドレスムＤ＠全開とする。つ
まり、レジスタＦ　、　ＲオよびＶには、そのまま第４
図の一致フラグ、アドレス（００〜２８）およびバリッ
ド・フラグＶの内容が入る。このパリ、ド・フラグは当
該アドレスに係るストア・リクエストの有効／無効を表
示するものであシ、通常は有効（″１″）である。

ここで、一致フラグＦＫ論理１１＃が入ってきたとする
。すると、このときはレジスタＦＫ″″１＃か入シ、セ
レクト信号Ｓ（＠１”）は、セレクトｒ−）５１−１．
５ｌ−２ｔ−前記モードと逆のモードに切９換える。す
ると、七しクトグート５１−２は、先回のアドレスの最
下位ビット（ビット２８）のみを単純にビット反転した
（インバータ５５による）ビットｔｐ＋びレジスタＲへ
戻す。

これが絽（ｋ＋１）回のストア・リクエストに係るアド
レスとなシＡＤｋよシムＤ（ｋ＋１　）と同じものを作
成したことになる。このとき、一致フラグはインバータ
５４により強制的に零リセットされてゲート５１−１よ
りレジスタＦに戻されゐ。そして、今回（ｋ＋１）のス
トア・リクエストは中ヤンセルされなければならないか
ら、パリ、ド・フラグＶもＮＡＮＤゲート５６によシ強
制的に＠Ｏｍに変換される。従ってｊＩｋ回のストア・
リクエストで見かけ上２つの連続したアドレスについて
のストア・アクセスを処理したことになる（館３図の（
Ｂ）参照）。

なお第（ｋ＋１）回目のストア・リクエストに対応する
ストアデータは第に回目のストア・リクエストに対応す
るストアデータが送られるのに引き絖いて送られる。す
なわち、一致フラグＦｔ−伴うｌｋ回目のストア・リク
エストに対応するストアデータ管送るタイミングをｌｋ
回目のリクエストに対するＭＭＧＯからＮクロ、り目と
すると、第（ｋ＋ｌ　）回目のストアデータは１ｉｉ（
ｋ＋１）回目のＭＭＧＯからＮクロック目に送られる。

以上説明したように本発明によれば従来の５ｉｉ１回の
割合を６ｉｉ２回の割合に引上げてアクセス処理可能と
なり、ベクトルユニットと通常のｃｐｕ＠が協働するシ
ステムにえ用してその効果は大である。

【図面の簡単な説明】

第１Ａ図は一般的な情報処理システムの第１例を示すブ
ロック図、１１１図は一般的な情報処理システムの第２
例を示すプロ、り図、第２図は第１Ｂ図の情報処理シス
テムにおいてストア・リクエストの処理速度が低下する
ことヲ欽明するためのタイムチャート、第３図は、本発
明による方法によれば、５ｉｉ１回のアクセスを６ｉｉ
２回に増大できることを図解的に説明するためのタイム
チャート、第４図はストア・アドレスの連続性を検出す
るための一ハードウェア例を示すブロック図、菖５図は
本発明の方法を実施する場合のンライオリティ回路の一
構成例を示すプロ、り図である０ １１・・・主記憶装置、１２・・・記憶制御装置、１３
・・・中央処理装置、１４・・・チャネルプロセッサ、
１５・・・ベクトルユニット、１６・・・ブライオリテ
ィ回路、１７・・・インタフェース回路、４２・・・ア
ドレス・Ｉ？ユニー４３・・・比較回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　朗 弁理士西舘和之 弁理士内田幸男 弁理士　山　口　昭　之 降で−１４−１−＠　　　１４−？刈　　ＩＩ−τ剣　
　−で−＋　　　ｌ　　　’　　　１手続補正書 昭和５７年８月ｌ１日 特許庁長官　着　杉　和　夫殿 １、事件の表示 昭和５６年　特許願　第１５２８９６号２、発明の名称 主記憶制御力法 ３、補正をする者 事件との関係　　特許出願人 名　称　（５２２）厘十通株式会社 ４、代理人 ５、補正の対象 （１）　　明細書の１発明の詳細な説明」の欄（２）図
面（第２図＠） ６、？ｌ正の内容 （１）　　明細書の「発明の詳細な説明」のｍｔ次のと
お夛補正します◇ （７）　　＠７員第１３行目〜１４行目「アクセスで生
ずる」ヲ「アクセスを生ずる」と禰正します。 （イ）　第９員第ｔθ行目 ｒ　ＰＲＩＯ回路１４Ｊをｒ　ＰＲＩＯ回路１６Ｊと禰
正します。 （２）　　原図面第２図の■における右趨の「τ」を「
；」とすべく、第２図を別紙のと３り禰正します◇ ７、＃Ｓ付書類の目録

Claims (1)

1. 【特許請求の範囲】 １、少なくとも主記憶装置と、該主記憶装置に対して記
   憶制御装置を介してストア・リクエストを発生する中央
   処理装置等とを備えてなる情報処理システムにおいて、 前記中央処理装置等が前記主記憶装置に対して前記スト
   ア・リクエストを実行、するに際し、一連の該ストア・
   リクエストにそれぞれ付帯する一連のストア・アドレス
   の連続性を監視し、ｌ　ｈ　（ｈは自然数）番目の該ス
   トア・リクエストに付帯するストア・アドレスムＤｋと
   第（ｋ＋１　）番目の骸ストア・リクエストに付帯する
   ストア・アドレスＡｎ（ｋ＋１）とが連続であることが
   検出されたとき、１ｆＥ（ｋ＋１）番目のストア・リク
   エストをキャンセルして先の＠に＠目のストア・リクエ
   ストに代行せしめると共に、前記ストア・アドレスＡＤ
   ｋｔ−前記スドア・アドレスムＤ（ｋ＋１）に一致させ
   るようアドレス処理することを特徴とする主配憶制御方
   法。