JPH0136258B2 - - Google Patents

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JPH0136258B2
JPH0136258B2 JP56058353A JP5835381A JPH0136258B2 JP H0136258 B2 JPH0136258 B2 JP H0136258B2 JP 56058353 A JP56058353 A JP 56058353A JP 5835381 A JP5835381 A JP 5835381A JP H0136258 B2 JPH0136258 B2 JP H0136258B2
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JP
Japan
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region
conductivity
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semiconductor device
conductivity type
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JP56058353A
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Hooru Repuserutaa Maachin
Min Se Shimon
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AT&T Corp
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AT&T Technologies Inc
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Publication date
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/60—Lateral BJTs
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon

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Description

【発明の詳細な説明】 本発明は半導体装置の分野、特にバイポーラト
ランジスタデバイスに関する。
従来技術では一般にバイポーラトランジスタは
二重の不純物拡散を含む工程により製作された。
即ち、バイポーラトランジスタのベース領域及び
エミツタ領域は電気的に重要な導電率を決定する
不純物の拡散によつて順次形成する。最初にベー
ス領域をエピタキシヤル層の限定した部分に不純
物を拡散させることにより形成し、そしてエミツ
タ領域をベース領域の限定した部分に不純物を拡
散させることにより形成する。このように製作さ
れたバイポーラトランジスタデバイス内に形成し
たベース領域の広がりの抵抗は応答時間若しくは
スイツチング時間の下限を典型的には約10ナノ秒
又はそれ以上にする。これは高速装置にとつては
好ましくない、この高速装置には10分の１ナノ秒
の応答時間に対応する10GHZ程の周波数応答が
望まれている。
バイポーラトランジスタの別の方式は横型構造
であり、この構造ではベース領域の電荷の流れ方
向はトランジスタのエミツタ及びコレクタがある
主表面に平行である。例としてP.R.GrayとR.G.
Meyerによる「アナログ集積回路の分析と設計」
（1977）の第91頁を参照されたい。トランジスタ
構体が通常の製造方法で製造されているため、そ
のような典型的トランジスタ構体のベース領域は
コレクタ領域より低い濃度に不純物ドープされて
いる。このため横型構造のトランジスタで注意す
べきことはコレクタ―ベース間の接合部での空乏
領域を動作中にエミツタへ到達させないことであ
る。そのために、ベース領域を広げるので、スイ
ツチング時間が好ましくなく長くなる。
本発明によるプロセスは横型バイポーラトラン
ジスタの製作法に修正を加え、ベース領域のドー
ピング量を従来技術ほど少なくしていない。それ
により応答速度は向上する。高い不純物ドーピン
グ濃度のベース領域は、ベースコンタクトとして
の働きをする単結晶シリコン電極からの不純物拡
散により形成する。
本発明の特定の実施例（第４図）では、第１の
導電形でかつ本質的に中程度の導電率の半導体単
結晶シリコン層１０内に横型バイポーラトランジ
スタデバイス構体が形成される。このデバイス構
体は第１の導電形とは反対の第２の導電形の一対
の離間して局在化した領域１０．１，１０．２を
備え、この領域１０．１，１０．２はそれぞれ前
記トランジスタの主表面においてそのトランジス
タのエミツタ領域及びコレクタ領域を成す。この
本発明のデバイスは、前記局在化領域１０．１，
１０．２間で前記単結晶シリコン層１０の主表面
の部分に連続するよう配置された前記第１の導電
形の多結晶シリコン電極層１３を備えることを特
徴とする。前記多結晶電極層１３は前記トランジ
スタデバイスのベース電極コンタクトとして働
く。更に本発明によるデバイスは、前記シリコン
層１０内を前記局在化領域の一方から他方へ伸び
かつ前記中程度の導電率より高い導電率及び前記
第１の導電形を有するベース領域１３．５を備え
ることを特徴とする。前記ベース領域１３．５
は、前記多結晶層１３からその層の下の単結晶層
１０の部分への不純物の拡散により形成される。
コレクタ―ベースからエミツタまでの間にある空
乏層のリーチ―スルーは埋め込みＰ形領域１１．
２によつて抑制される。この領域１１．２は、前
記中程度の導電率より低い導電率を有し、コレク
タ領域１０．２の下に配置されている。更に前記
リーチ―スルーは、エミツタ領域１０．１の下に
配置された同様に埋め込まれたＰ形領域１１．１
によつても抑制される。
図面は、全てわかりやすくする都合上、寸法を
一定の比率にはしていない。連続した図面第１〜
４図に示すように、横型バイポーラトランジスタ
デバイス２０を単結晶シリコン半導体本体の主表
面上部に製作する。半導体デバイスの多量製造技
術（バツチ技術）で知られているように、同種の
トランジスタデバイスを前記半導体シリコン本体
上に同時に多数製作し、これらのすべてのデバイ
スを比較的厚いフイールド酸化物領域１２により
相互に電気的に分離する。
シリコン本体は単結晶半導体バルク部分９によ
つて形成され、そのバルク９の平坦な主表面上に
エピタキシヤル半導体層１０を成長させる。典型
的に半導体９はν形導電形単結晶シリコンであ
る。即ち半導体９は比較的低いＮ形導電形であ
り、例えば約10Ωcmのバルク導電率である。エピ
タキシヤル（単結晶）層１０は好ましくはある導
電形、典型的にはＰ形の導電形で中程度の導電率
を有する。このように中程度となるのは、中程度
のアクセプタ不純物濃度、典型的には１cm3あたり
に存在する不純物が約1016乃至1017の範囲になつ
ている不純物濃度とするためである。このエピタ
キシヤル層の厚さは典型的に約２ミクロンであ
る。
デバイス２０（第４図）をエピタキシヤル層１
０の露出した主表面の前もつて選ばれた領域上に
形成するため、P+（高不純物濃度のＰ形）導電形
の導電性多結晶シリコン（ポリシリコン）層１３
を、典型的にエピタキシヤル層の全上表面に最初
に被着している多結晶シリコン層を通常のマスク
技術及びエツチング技術で処理することによりエ
ピタキシヤル層１０の露出した上表面の限定され
た部分上に形成する。ポリシリコン層１３の導電
率を電極として使用できるよう十分高くするため
に、このポリシリコン層１３はボロンのようなア
クセプタ不純物をドーピングレベルが典型的に１
cm3当り1018又はそれ以上の値になるようにドーピ
ングする。またこのポリシリコン層１３はエミツ
タ―コレクタの方向（第１図から第４図において
水平方向）に典型的に約１ミクロン又はそれ以下
の長さを有し、そしてこのポリシリコン層１３は
横方向（図の紙面に対して垂直方向）に典型的に
数ミクロン又はそれ以上の巾をもつ。そしてドー
プしたポリシリコン層１３を、完成した半導体デ
バイス２０（第４図）では半導体へのベース電極
のコンタクトとして使用する。ポリシリコン層１
３からシリコン層１０へアクセプタ不純物が拡散
することにより、１cm3当り約1018又はそれ以上の
アクセプタ不純物濃度の高不純物濃度Ｐ形ベース
領域１３．５を形成する。
となり合つたデバイス間に通常の酸化物による
分離を与えるため、この多結晶層１３形成前又は
後のいずれかに、比較的厚い「分離」酸化領域１
２を通常の熱酸化プロセスにより下のν形結晶９
に達するまでエピタキシヤル層１０の選択した部
分に埋め込む。次に多結晶シリコン層をマスクと
して用い埋め込んだP+領域１１．１及び１１．
２は、典型的に300KeVで巾の半分が約900オン
グストロームで深さ約0.7ミクロンにホウ素イオ
ン打ち込みをすることにより形成する。これらの
埋め込んだ領域１１．１及び１１．２のホウ素不
純物の最大濃度は典型的に１cm3当り約1019であ
る。これらの埋め込んだ領域１１．１及び１１．
２はコレクタ―ベース接合からエミツタ―ベース
接合への電界のリーチ―スルー（又はパンチ―ス
ルー）を防止する。このパンチ―スルーは、エミ
ツタ―コレクタ経路の抵抗を好ましくなく低くす
る。
次にポリシリコン層１３の露出した上面及び側
面をエピタキシヤル層１０の露出した上表面と同
様に熱酸化する。この熱酸化により比較的薄い二
酸化シリコン被覆層１４を、ポリシリコン層１３
とエピタキシヤル層１０との両方の露出した表面
上に形成する。この酸化物層１４の厚さは典型的
に約500オングストロームから約1000オングスト
ロームの範囲である。この酸化物層１４の厚さは
ポリシリコン層上とエピタキシヤル層上とでは多
少違つている。
次に酸化物層１４を、ポリシリコン層１３の側
面を被覆している部分を除いて除去する。この酸
化物除去は、四塩化炭素によりつくられるプラズ
マ中で、エピタキシヤル層本体１０の温度を典型
的に約500℃の高い温度に保ちながら、弗素イオ
ン（F+）を用いた化学的反応性バツクスパツタ
リング（第２図）のような異方性エツチング技術
で行なうことができる。「異方性」エツチングは、
エピタキシヤル層１０の主表面に対し垂直方向に
優先的にエツチングすることを意味する。例えば
白金の陰極板３２を真空チヤンバ（図示されてい
ない）中でエピタキシヤル層から典型的に数イン
チ離して配置する。シリコン半導体本体９を、コ
ンデンサＣを介して典型的に約200KHz乃至14M
Hzの範囲、典型的には13.5MHzの周波数において
ピーク値間の電圧が500Vである高周波電圧源Ｅ
に接続された導電板（図示されていない）上に装
着する。プラズマが陰極板３２の近くで生成さ
れ、陰極板３２からの放電のダーク・スペース領
域に、エピタキシヤル層１０の表面を位置させる
ため、チヤンバ内の圧力を約１mmHg以下、典型
的には約50ミクロンHgにする。高周波電力は数
インチの直径の陰極に対し典型的に約20乃至100
ワツトである。この方式でエピタキシヤル層１０
の上表面上の構成要素（酸化物及び多結晶シリコ
ン層を含む）をボンバードする弗素イオンは、エ
ピタキシヤル層１０の主表面の頂部に対し本質的
に垂直な方向からその構成要素に衝突する。それ
によつて、これらのイオンにより、エピタキシヤ
ル層表面のうちボンバードイオンの速度ベクトル
に垂直な表面部分にある薄い酸化物のみが除去さ
れ、側面にある酸化物は除去されない。しかしそ
のように除去された薄い酸化物部が、このように
ポリシリコン層１３の側面が酸化物層１４が残つ
ている部分で被覆されることにより残ることが重
要である。この酸化物部分の縦寸法は残つている
酸化物が除去されてしまつても除去されない程十
分大きい。この側壁に残つている酸化物の厚さは
（水平方向で）典型的に約0.1ミクロン乃至0.3ミ
クロンであり、いずれにしても好ましくは究極的
に完成したデバイスのベース領域のシリコン中で
のほぼデバイス長又はそれ以下である。
次に第３図ではプラスに帯電されたアルゴンイ
オンが、ターゲツトからエピタキシヤル層１０へ
白金をスパツタするために、白金ターゲツト３１
上に向けられる。これらのアルゴンのプラスイオ
ンは、ターゲツトに印加した加速電圧E1（負の）
により適性な運動エネルギを与えられる。この白
金のスパツタによりエピタキシヤル層１０の露出
した上表面に白金原子及び／又は白金イオンが到
達し、白金ケイ化物電極層１５，１６及び１７を
形成する。上表面の露出した酸化物部からの白金
の除去速度が到達速度より速くなるように電圧
E1と電圧E2を調整する。このようにして実質的
にはすべての金属もしくは金属的物質（白金もし
くは白金ケイ化物）は露出した酸化物１２又は１
４のいずれの部にも蓄積しない。露出した酸化物
上に残る上記のような金属のすべてに対して注意
すべきことは、例えば熱王水でのエツチングは、
望まれていない金属的白金を除去するために用い
ることができる。プラチナのボンバード中に一対
の離間して居在化した自己―整合したN+領域１
０．１と１０．２とを同時にエピタキシヤル層１
０の上表面に形成するため、好ましくはドナー不
純物のヒ素又はアンチモン（又はどちらも）をタ
ーゲツト３１に与える。多結晶層１３は自己整合
したそれらのN+領域に対するマスクとして働く。
これらのN+領域はドーパントを白金ケイ化物
から排除することによりシリコン内に形成される
（偏析係数）。つぎつぎと続くすべてのプロセス温
度は、シリコン中で著しい不純物拡散がおこる温
度より十分低いので、シリコン中に生成するＮ＋
Ｐ接合の深さ（白金ケイ化物を越る）は100オン
グストローム又はそれ以下である。
代わりにこれらのN+領域や、始めの方の工程
で、例えばN+領域を側壁酸化物１４と自己整合
するためのマスクとして側壁酸化物１４をもつ多
結晶層１３を用いてイオン注入及びドナー不純物
拡散のような通常技術で製作してもよい。これら
のN+領域１０．１と１０．２はそれぞれ完成し
たトランジスタデバイス構造２０（第４図）のエ
ミツタ領域及びコレクタ領域になり、一方介在
P+領域１３．６はトランジスタデバイス構造２
０のベース領域となる。典型的にこれらのN+領
域はエピタキシヤル層１０の上表面から下方に
1000乃至2000オングストロームの深さに、すくな
くとも１立方センチメータ当り1021個不純物の桁
の濃度にしみ込ます。コレクタ―ベース接合での
逆バイアス降伏の問題を避けるため、不純物の注
入量はコレクタ領域１０．２で１立方センチメー
タ当り1021個不純物より多くベース領域１３．６
で１立方センチメータ当りほぼ２×1019個不純物
以下にドープするように調整しなければならな
い。それによつて５ボルト以上のコレクタ―ベー
ス降伏電圧が得られる。
この白金ボンバード工程に有用なパラメータの
典型的値は次の通りである。E1及びE2が約100ボ
ルトであり、E1が直流でE2が約13MHzの周波数
をもつ。E2の周波数と振幅はボンバード中に白
金及び白金ケイ化物の除去速度を制御する。白金
の除去速度が白金ケイ化物の除去速度の約２倍又
はそれ以上であるので露出した酸化物上に最初に
到達したすべての金属白金が確実に除去され、一
方露出したシリコン（単結晶もしくは多結晶の）
上には白金ケイ化物が実質的に永久形成及び蓄積
する。このスパツタプロセス中の本体９の温度は
典型的に約625℃であり、一方アルゴン雰囲気の
圧力は典型的に約10乃至20ミクロンHgである。
白金ケイ化物層１５，１６及び１７を露出した
シリコン表面上に典型的に約数百オングストロー
ムの厚さに形成した後、エピタキシヤル層１０上
表面の選択した領域を絶縁層２２（第４図）で通
常の被着、マスク、及びエツチング技術により被
覆する。この層２２は典型的にかつ本質的に例え
ば約5000オングストロームの厚さのテトラ―エチ
ル―オルト―シリケートである。そして通常技術
によりアルミニウムのような金属を完成した横型
バイポーラトランジスタデバイス２０のベース、
エミツタ及びコレクタ用のそれぞれの電極金属コ
ンタクト１８，１９及び２１を形成するため、白
金ケイ化物層１５，１６及び１７と接触するよう
に層２２の貫通穴を介して与える。
完成したデバイス２０のポリシリコン層１３の
長さ（エミツタからコレクタ）は約3/4ミクロン
位に小さくすることができ、一方N+領域１０．
１と１０．２との最小相互近接距離は約0.5ミク
ロン位である。このように形成された横型構造の
NPNバイポーラトランジスタ構体１０．１，１
３．６，１０．２のベース領域を電荷が通過する
時間は、100ピコ秒位に低くなる。このようにス
イツチング時間はこの桁に到達し、トランジスタ
２０は10ギガヘルツの周波数の範囲で動作でき
る。更に本発明の構造で期待されるピコ秒桁の比
較的低いコレクタ蓄電時間により、飽和（コレク
タ―ベース接合を正バイアスするのに十分な過負
荷電圧）回路を製造することができ、それが（シ
ツトキダイオードのように）蓄電時間と制限する
ための蓄積時間クランプをする必要なしに、可能
となる。
本発明は特定の実施例に関し詳細に述べたもの
であるが、本発明の主旨より離れずに種々の変更
が可能である。例えば一方又は両方の埋め込み領
域１１，１，１１．２は省略できる。動作中リー
チ―スルーを抑制するためにコレクタ領域１０．
２の下に埋め込み領域１１．２が存在するという
方が多分、より重要である。また当業者に理解さ
れるように、Ｎ形とＰ形の導電形は全てを反対に
することができる。最後に、トランジスタを形成
するためＰ形のエピタキシヤル層１０を使用する
代わりに、トランジスタを半導体シリコン本体の
表面に隣接したＰ領域に形成してもよい。その半
導体シリコン本体は、フイールド酸化物（“チヤ
ンネル ストツパ”）とポリシリコン層１３（“ゲ
ート ドーピング”）とこのＰ領域との各々の界
面に適正な導電率を与えるため、適正に前もつて
不純物ドープされている。
【図面の簡単な説明】
第１図乃至第４図は本発明の特定の実施例によ
る横型バイポーラトランジスタデバイスの製作の
段階を順次示す断面図である。 〔主要部分の符号の説明〕、１０……単結晶シ
リコン層、１０．１，１０．２……離間して局在
化された領域、１３……多結晶層、１３．５……
第３の領域、１１．２……埋め込んだ領域、１
６，１７……離間した金属ケイ化物電極。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電形及び本質的に中程度の導電率を
    有する半導体単結晶シリコン層を含み、該シリコ
    ン層はその主表面に第１の導電形と反対の導電形
    の第２の導電形の離間して局在化した第１と第２
    の領域を含む半導体装置において、 前記単結晶シリコン層の主表面上で前記局在化
    した領域間に配置された第１の導電形の多結晶シ
    リコン電極層と、前記シリコン層の中程度の導電
    率より高い導電率をもち前記シリコン層内を局在
    化領域の一方から他方へと伸びる第１の導電形の
    第３の領域とを含み、前記第３の領域が前記多結
    晶層から前記多結晶層の下の単結晶層の１部への
    不純物の拡散により形成されることを特徴とする
    半導体装置。 ２ 特許請求の範囲第１項記載の半導体装置にお
    いて、半導体装置が横型バイポーラトランジスタ
    を含み、第１の領域がエミツタ領域を含み、第２
    の領域がコレクタ領域を含み、第３の領域がベー
    ス領域を含むことを特徴とする半導体装置。 ３ 特許請求の範囲第２項記載の半導体装置にお
    いて、前記単結晶層の中に埋め込んだ領域を含
    み、前記埋め込んだ領域が前記第１の導電形と前
    記中程度の導電率より高い導電率とを有し、そし
    て前記埋め込んだ領域について前記主表面と反対
    側にある前記コレクタ領域の下に前記埋め込んだ
    領域を配置することを特徴とする半導体装置。 ４ 特許請求の範囲第２項又は第３項記載の半導
    体装置において、前記第１の導電形がＰ形であり
    かつ前記反対の導電形がＮ形であることを特徴と
    する半導体装置。 ５ 特許請求の範囲第２項又は第３項記載による
    半導体装置において、前記局在化した領域のうち
    の各々対応した一つと接触する離間した金属ケイ
    化物を含むことを特徴とする半導体装置。 ６ 特許請求の範囲第５項記載の半導体装置にお
    いて、前記第１と第２の領域が約0.5ミクロン又
    はそれ以下の間隔で離間していることを特徴とす
    る半導体装置。
JP5835381A 1980-04-17 1981-04-17 Semiconductor device Granted JPS56164577A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/141,119 US4259680A (en) 1980-04-17 1980-04-17 High speed lateral bipolar transistor

Publications (2)

Publication Number Publication Date
JPS56164577A JPS56164577A (en) 1981-12-17
JPH0136258B2 true JPH0136258B2 (ja) 1989-07-31

Family

ID=22494238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5835381A Granted JPS56164577A (en) 1980-04-17 1981-04-17 Semiconductor device

Country Status (2)

Country Link
US (1) US4259680A (ja)
JP (1) JPS56164577A (ja)

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