JPS5940571A

JPS5940571A - 半導体装置

Info

Publication number: JPS5940571A
Application number: JP57149227A
Authority: JP
Inventors: Toru Nakamura; 徹中村; Shiyoujirou Sugashiro; 菅城　象二郎; Masahiko Kogirima; 小切間　正彦; Kazuo Nakazato; 和郎中里; Takao Miyazaki; 隆雄宮崎; Naoki Yamamoto; 直樹山本; Yutaka Nagata; 永田　「ゆたか」
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-08-30
Filing date: 1982-08-30
Publication date: 1984-03-06
Also published as: DE3381366D1; EP0102075B1; EP0102075A3; KR840005930A; EP0102075A2; CA1205577A; KR900008149B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体装置の構造に関し、特にバイポーラト
ランジスタを有する半導体装置に関するものである。

半導体装置（集積回路）の性能を表わす際の基本的な目
安である速度と消費電力とは、使用するトランジスタの
電流値と、この電流で充放電する必要がある寄性素子を
も含めた素子の静電容量とにより決定される。所定の電
流値に対して、トランジスタを動作させるのに必要な電
力の値は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対して、ト
ランジスタのＲＣ時定数はこの容量に比例するので、ト
ランジスタの動作速度を高めるには、容量値の低減を図
らねばならない。

本願の発明者らは、先に、半導体装置の活性領域外を絶
縁膜で分離して寄生容量を減少させ、消費電力が小さく
、高速で、素子面積の小さなバイポーラトランジスタ等
の半導体装置を開発し、既に特許出願を行々っている（
例えば特開昭５６−１５５６号公報参照）。

第１図は上記半導体装置の一例を示す断面構造図である
。以下、図面について説明するが、説明を簡明にするた
め、各部の利質、半導体層の導電形を規定（第１導電形
をｐ形、第２導電形をｐ形とする。）して述べることに
する。なお、後述する本発明の説明においても同様とす
るが、材質。

導電形はこれに限定されるものでないことは言う壕でも
ないことである。

第１図において、１はｐ形Ｓ＋基板、２はｎ　形埋込層
、ろ、４，５は８１工ピタキシヤル層で、６は１１形領
域、４はｐ影領域、５はｎ　影領域でそれぞれ不純物の
添加で形成されている。６は絶縁膜、７は多結晶半導体
層、８は絶縁膜、９は電極である。（Ｉ）は横形トラン
ジスタを示し、エミッタ、コレクタ領域（４，，４−２
）　　の電極を絶縁膜６および８にはさ捷れだ多結晶半
導体層７により取り出している。（Ｈ，）は縦形トラン
ジスタを示し、ベース領域（真性ベース領域４−３．グ
ラフトベース領域４−４）の電極を絶縁膜６および８に
はさまれた多結晶半導体層７により取り出している０上記第１図のトランジスタの構造は、寄生容量が小さい
だめ高速で、まだ構造上素子面積が小さくなる等の利点
を有している。しかし、単結晶層で形成された能動領域
からの取り出し電極を多結晶半導体層７で構成している
ため、その抵抗値は小さくならない。そのため、抵抗と
容量との積で表わされる時定数は、寄生容量を小さくし
ただけの効果だけで小さくなるが、マルチエミッタ構造
を多く用いる回路では、各エミッタの時定数は多結晶半
導体層の抵抗に影響されるため、最も遅いエミッタ時定
数で速度が定まり、高速化が妨げられていた。

捷だ、多結晶半導体層７に接する単結晶ｐ影領域４（４
ｊ＋　　４−２＋　４４）は、多結晶半導体層７中に含
捷れているｐ形不純物の拡散によって形成されている。

すなわち、ｐ形グラフトベース領域４−４は、生成条件
の違いによって拡散定数の異なる不安定な多結晶領域か
らの拡散によって形成されるため、グラフトベース深さ
の制御が困難であり、エミッタ（１］　　影領域５）面
積の小さな素子を製作することは難しがっだ一本発明の目的は、上記従来の半導体装置の問題点を改善
し、単結晶領域に形成されている能動領域から取り出す
電極の抵抗を著しく低下させ、またｐ形グラフトベース
領域の拡散深さの制御性を向」ニさせて、高速で微細な
素子構造を安定して実現させることにある。

以下、本発明を実施例によって詳細に説明する１９第２
図は本発明の半導体装置の第１の実施例を示す断面構造
図である。図において、前出のものと同一符号のものは
同−又は均等部分を示すものとする。第１の実施例で示
す本発明のバイポーラ形トランジスタば、単結晶領域（
ｐ影領域４）より取り出した電極１０（１０−１，１Ｏ
−２）を２層構造にして、電極の抵抗を減少させている
。電極１０−１．１０−２は、例えば多結晶半導体（多
結晶シリコン膜）と、金属（高融点金属膜）あるいは金
属珪化物との２層構造である。ベース領域（４−３＋　
　４−４）からの取り出し電極１０−１，１０２とエミ
ッタ領域（ｎ　　影領域５）との分離は、酸化膜（絶縁
膜８）でなされており、ベース領域とエミッタ領域は自
己整合法で形成することもできる。

次に本発明の半導体装置の製造方法を説明する。

第６図（ａ）〜（ｆ）は第２図に示しだ半導体装置の製
造工程説萌図である。主要工程を図番にしたがって説明
する。

（ａ）・ｐ形Ｓ１基板１上にｎ　形埋込層２を不純物。

拡散により形成し、その後夏］形鉤エピタキンヤル層１
１を成長し、全面に７リコン酸化膜１２．シリコン窒化
膜（Ｓ　Ｉ　３　Ｎ４　）　１３　、シリコン酸化膜１
４　を形成し、パターニングしてトランジスタの能動領
域形成部分にのみ上記６層膜を残す。次にエピタキシャ
ル層１１　も図に示したようにエツチングして凸形部領
域を形成する。

（ｂ）：シリコン酸化膜１２下の８１エピタキシヤルＪ
ｌｉ１１をウェットエツチングによりサイドエツチング
した後、熱酸化により酸化膜１５を形成する。

次に窒化膜１６および酸化膜１７を順次堆積し、縦形ト
ランジスタのコレクタ電極形成領域のみに上記酸化膜１
７を残すようにパターニングする。

その後、異方性ドライエツチング法で窒化膜１６をエツ
チングすると、Ｓｉエピタキシャル層１１の側面とコレ
クタ電極形成領域のみに窒化膜１６が残る。

（Ｃ）：熱酸化により酸化膜（絶縁膜６）を形成し、そ
の後窒化膜１６．酸化膜１５を除去する。次にｐ影領域
４を不純物の熱拡散により形成する。

（ｄ）：多結晶シリコン膜１８．高融点金属あるいは金
属珪化物（例えばモリブデンノリサイド等）の膜１９を
堆積する。１９を高融点金属で形成する場合は、その後
の熱処理により多結晶シリコン膜１８と共に７リサイド
化され一体化される。々お多結晶シリコン膜１８はｐ形
に浅くドープされている。次にホトレジスト膜（例えば
東京応化社製０ＭＲ８３）２０を塗布し、凸形部領域よ
りもやや広くパターニングする。次にホトレジスト（例
えば７ノブレイ社製ＡＺ　１３５０Ｊ’）２１を塗布す
る。

このときホトレジスト２１は凸形部領域（Ｓｉエピタキ
シャル層１１の凸形部）とホトレジスト膜２０との間の
溝内に入り込み、さらにそれらの上部にも塗布されるた
め、塗布後の表面は平坦になる。

次に０２ガス中でホトレジストをエツチングし、凸形部
領域の金属珪化物の膜１９が露出したらホトレジストの
エツチングを止める。次に金属珪化物の膜１９および多
結晶ンリコン膜１８の層を異方性エツチング法で除去す
ると、凸形部領域上面のみの金属珪化物膜１９および多
結晶ンリコン膜１８は除去され、ノリコン酸化膜１４が
露出する。

（ｅ）二酸化膜１４を除去し、酸化して絶縁膜８を形成
する。次に窒化膜１６を除去する。その後、例えばイオ
ン打込みを行なってベース領域（ｐ影領域４−３）を形
成する。

（［）、バノシベー７ヨン用の窒化膜２２を堆積し、エ
ミッタ領域形成用の穴明けを行い、エミッタ不純物を添
加して、エミッタ領域（ｎ　領域５）を形成する。次い
で各領域の電極９を形成する。

上記の工程によって本発明の半導体装置が形成されるが
、本発明の半導体装置で、は、グラフトベース領域４−
４が多結晶ンリコン膜１８からの不純物拡散で形成され
るのではないため、制御性良く形成が可能になる。捷だ
、単結晶層で形成された能動領域からの取り出し電極が
多結晶ノリコン膜１８と金属珪化物膜１９０２層構造に
なっているので、抵抗を低くできるだめ、高速動作が可
能になる。

第４図（ａ）〜（ｄ）は本発明の半導体装置の第２の実
施例の製造工程説明図で、同図（ｄ）が完成した本発明
の半導体装置の断面構造を示している。

先ず、第１の実施例と同じ工程により第３図（ａ）〜（
Ｃ）　ｔでの工程を進める。次に、第４図に示す−Ｃ程
に入る。以下、第４図について説明する。

（・１）・多結晶ンリコン膜′１８を堆積する。なお、
多結晶ンリコン膜１８はｐ形に浅くドープされている。

次に、第１の実施例の場合と同様に凸形部領域上の多結
晶シリコンのみを除去した後、通常の写真食刻法により
多結晶／リコン膜１８をエツチングする。その後、酸化
膜１４をエツチングし、タングステン、モリブデン等の
高融点金属膜１９を堆積する。

（ｂ）：熱処理を行ない、多結晶ンリコン膜１８と高融
点金属膜１９を反応させ、多結晶ンリコン膜１８上およ
びその周辺部にのみ金属珪化物の層を形成する。上記熱
処理温度は、高融点金属の種類。

堆積方法、熱処理雰囲気に依存する。例えば、高融点金
属の膜がスパッタ法で堆積したタングステンであり、熱
処理雰囲気が水素の場合では、６００℃から９００℃ま
での熱処理温度が適切である。すなわち、熱処理温度が
６００℃以下では金属珪化物層の成長速度が極めて遅く
、また、９００℃以上では金属珪化物層の成長速度が極
めて速く、多結晶シリコン膜１８からかなり距離をへだ
てた部分にも金属珪化物層が形成される。このだめ、多
結晶／リコン膜１８のパターン間で金属珪化物を介した
短絡が生じる。

上記熱処理において、金属珪化物の層が、若干多結晶ノ
リコノ膜１８の周辺部にも成長するように熱処理の条件
を設定する。すなわち、凸形部領域上のノリコン窒化膜
１６の周辺部上に金属珪化物層２３が形成される。

（Ｃ）：高融点金属の膜１９をエツチング除去し、酸化
し、金属珪化物層２６上に酸化膜２４を形成する。さら
に酸化膜２４をマスクにシリコン窒化膜１ろを除去し、
通常のイオン打込み法によりベース領域４−３を形成す
る。このとき、横形トランジスタ領域（Ｉ）および縦形
トランジスタ（ＩＩ　）のコレクタ電極領域は、イオン
打込みされないようホトレジストで覆うようにする。

（ｄ）　：バノ７ベーンヨン用のシリコン窒化膜２５を
堆積し、エミッタ領域の穴開けを行なう。このとき、エ
ミッタ領域の穴は酸化膜１２が全て露出される様に開け
る。このため、その端部は酸化膜２４上に位置するよう
に形成する。その後、通常のイオン打込み法により、エ
ミッタ領域（＋１　　影領域５）を形成する。さらに、
通常の写真食刻法により、シリコン窒化膜２５および酸
化膜２４゜１２をエツチングして、ベースコンタクト孔
２６およびコレクタコンタクト孔２７を形成し、電極９
を形成する。

以上の工程により本発明の第２の実施例である半導体装
置が完成する。この実施例では、ベース電極用多結晶ノ
リコノ膜１８および金属珪化物膜１９の層（第２図の１
０に相当する）と、エミッタ領域５の分離は、酸化膜２
４およびシリコ／窒化。

膜１３でなされており、ベース電極とエミッタ領域を自
己整合的に形成することができる。一方、第１の実施例
においても、ベース電極とエミッタ領域は自己整合的に
分離されるが、この場合、シリコン窒化膜１６下部に生
成した酸化物によって分離される。この／リコン窒化膜
下部に生成した酸化物は、いわゆるバードビークと称せ
られるもので、酸化条件、シリコン酸化膜１２の膜厚お
よび７リコン窒化膜１６の膜厚等に依存し、成長敗の制
御性において第２の実施例に比べ若干劣る。

第５図は本発明の半導体装置の第６の実施例を示す断面
構造図である。

第１の実施例と同じ工程に従って、第６図（Ｃ）まで工
程を進めた後、ｌ〕形に浅くドープされた多結晶シリコ
ン膜１８を堆積する。次に第１の実施例に示しだと同様
に、凸形部領域上の多結晶シリコンのみを除去し、金属
珪化物の膜１９を堆積し、再び凸形部領域上の金属珪化
物のみを除去する。

その後第１の実施例と同様な工程で、第６図（ｅ）に示
す様に写真食刻法、酸化等を行い、次にエミッタ領域５
を形成し、電極９を形成すると第５図に示した半導体装
置が完成する。

本実施例では、凸形部単結晶領域の側面の一部は、金属
珪化物膜１９と接している。このだめ、第１の実施例の
場合よりも、より低い接触抵抗を得ることができる。

第６図は本発明の半導体装置の第４の実施例を示す断面
構造図である。

本実施例は、前記第５図に示した半導体装置をさらに高
性能化したものである。すなわち、ｐ形高濃度領域（４
−４）およびｎ形高濃度領域（５）が直接接しない様に
、金属珪化物上の酸化膜（絶縁膜８）を１１　影領域５
を取り囲む様に厚く形成している。そのため、素子の高
速動作に大きな影響を与えている容量が減少し、またエ
ミッタ・グラフトベース間隔も増加するだめ、歩留りよ
く高゛速な素子ができる。なお、図において、取り出し
電極１０ば２層に構成にしだものが、その後の熱処理で
一体化された状態を示している。

以上述へた如く、本発明によれば、電極のノート抵抗を
減少できるのて、素子の高速、低電力動作が可能となる
。具体的にその効果の一例を示すと次の通りである。す
なわち、従来（第１図）の半導体装置においては、ベー
ス電極に多結晶プリコンを用いていたので、電極のシー
ト抵抗が約１７０Ω／口であったが、金属珪化物を応用
した本発明の装置の電極の／−ト抵抗は約１０Ω／口と
一部下げられている。従って、例えば４コレクタを有す
るＩ　Ｌ素子を製作して比較してみると、速度（ｔ　　
　）は従来のもので２５００　ｐｓだつ１）ＣＩ　Ｉｎ
　＋　１１だが、本発明のものば５００　ｐｓと大幅に改善されて
いる。それ故、従来不可能であった４コレクタ以−ヒを
有する■２して作っだＰ　ＬＡ　（Ｐｒｏｇｒａｍａｂ
ｌｅＬｏｇｉｃ　Ａｒｒａｙ　）が製作可能になる。

なお、本発明で■）形と１１形の導電形を入れかえた構
造でも、本発明の効果については変りない。

【図面の簡単な説明】

第１図は従来の半導体装置の一例を示す断面構造図、第
２図は本発明の半導体装置の第１の実施例を示す断面構
造図、第６図（ａ）〜（「）は第２図に示しだ本発明の
半導体装置の製造工程説明図、第４図（ン１）〜（ｄ）
は本発明の半導体装置の第２の実施例の製造工程説明図
、第５図及び第６図はそね、ぞ牙］本発明の半導体装置
の第６及び第４の実施例を示す断面構造図である。１・基板　　　　　　　２・・埋込層３１１形領域４１）影領域（４−１・・・エミッタ領域４−２・・・
コレクタ領域４−３・・・真正ベース領域４−４・グラフトベース領域）５・・・ｎ＋形領領域エミッタ領域）６・・絶縁膜７・多結晶半導体層（多結晶シリコン層）８・絶縁膜　
　　　　　９・・電極　　　−１０・・・取り出し電極
［１０，・・多結晶半導体（多結晶ノリコン膜）１０−２・高融点金属あるいは金属珪化物　〕１１・・エピタキシャル層１２．１４，１５，１７．２４・・シリコン酸化膜１３
．１６，２２．２５・　／リコン窒化膜１８・・多結晶
シリコン膜１９　高融点金属あるいは金属珪化物２０．２１・・・ホトレジスト膜２ろ・・金属珪化物層２６・ベースコンタクト孔２７・　コレクタコンタクト孔代理人弁理士　中村純之助矛１　間卆２図 ″ＩｔＰ３図１−３図１′？４図 ′ＩＰ４図１７′５図ト− 十６閉第１頁の続き０発　明　者　宮崎隆雄国分寺市東恋ケ窪−丁目２８０番地株式会社日立製作所中央研究所内０発　明　者　山本直樹国分寺市東恋ケ窪−丁目２８０番地株式会社日立製作所中央研究所内０発　明　者　永田穣国分寺市東恋ケ窪−丁目２８０番地株式会社日立製作所中央研究所内 −３４５＝

Claims

【特許請求の範囲】（１）第１導電形の凸形部領域を有する半導体基体と、
該基体の凸形部領域以外に設けられた絶縁膜と、該絶縁
膜上に設けられ上記基体に接した第２導電形半導体層の
第１領域と、該第１領域上に設けられた金属珪化物の第
２領域と、上記第１領域に接し上記基体の凸形部領域中
に設けられた第２導電形の第３領域と、上記第１領域又
は第２領域の少なくとも一つおよび上記基体の第６領域
に接する領域上に絶縁膜の第４領域を有して構成したこ
とを特徴とする半導体装置。（２）前記金属珪化物の第２領域は、前記第１額域と金
属膜との化合物で形成し、第１領域と一体化したもので
ある特許請求の範囲第１項記載の半導体装置。（ロ）　　前記基体の凸形部領域の表面領域は、第２導
電形半導体層の第５領域を有するものである特許請求の
範囲第１項又は第２項記載の半導体装置。（４）前記基体の凸形部領域の表面領域に設けた第５領
域は、内部に第１導電形の第６領域を有するものである
特許請求の範囲第６項記載の半導体装置。