JPH0136287B2 - - Google Patents
Info
- Publication number
- JPH0136287B2 JPH0136287B2 JP54095045A JP9504579A JPH0136287B2 JP H0136287 B2 JPH0136287 B2 JP H0136287B2 JP 54095045 A JP54095045 A JP 54095045A JP 9504579 A JP9504579 A JP 9504579A JP H0136287 B2 JPH0136287 B2 JP H0136287B2
- Authority
- JP
- Japan
- Prior art keywords
- pressed
- switch
- output
- time
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
Landscapes
- Electronic Switches (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は単一のスイツチによつて複数個のスイ
ツチ機能を持たせるようにしたスイツチ回路に関
する。
ツチ機能を持たせるようにしたスイツチ回路に関
する。
従来のスイツチ回路では、複数個の機能を果す
ために複数個のスイツチの設置を必要とするもの
であり、第１図に示すような回路構成を有してい
る。すなわち、SW１〜SWnは複数個のスイツ
チ、１１〜１ｎはRSフリツプフロツプである。
Ｒはバイアス抵抗で電源＋Ｖに接続されている。
これらスイツチの１個例えばSWnを押すと、そ
れに対応したスイツチ信号２ｎが変化することと
なり、サブシステムはスイツチが押されたことを
検知し、それに対応する機能動作を行なうように
構成されている。
ために複数個のスイツチの設置を必要とするもの
であり、第１図に示すような回路構成を有してい
る。すなわち、SW１〜SWnは複数個のスイツ
チ、１１〜１ｎはRSフリツプフロツプである。
Ｒはバイアス抵抗で電源＋Ｖに接続されている。
これらスイツチの１個例えばSWnを押すと、そ
れに対応したスイツチ信号２ｎが変化することと
なり、サブシステムはスイツチが押されたことを
検知し、それに対応する機能動作を行なうように
構成されている。
しかし、このような構成の従来のスイツチ回路
では、スイツチが押されることにより、それ特有
の一定の機能のみを果すようになされているた
め、複数個の機能を果すためには、複数個のスイ
ツチが必要であり、そのインターフエースの信号
線も多くなり、コスト高で多くのスペースを要す
る欠点があつた。
では、スイツチが押されることにより、それ特有
の一定の機能のみを果すようになされているた
め、複数個の機能を果すためには、複数個のスイ
ツチが必要であり、そのインターフエースの信号
線も多くなり、コスト高で多くのスペースを要す
る欠点があつた。
本発明はかかる事情に鑑みてなされたのであつ
て、その目的は、単一設置のスイツチが押されて
ある一定時間内に、何回同一スイツチが押される
かによつてそれに対応する処理機能を果すように
することにより、複数個のスイツチの設置を不要
にしたスイツチ回路を提供することを目的とす
る。
て、その目的は、単一設置のスイツチが押されて
ある一定時間内に、何回同一スイツチが押される
かによつてそれに対応する処理機能を果すように
することにより、複数個のスイツチの設置を不要
にしたスイツチ回路を提供することを目的とす
る。
次に本発明のスイツチ回路の一実施例を第２図
の回路図によつて説明すると、SWは単一設置の
スイツチ、１はRSフリツプフロツプ（以下Ｆ／
Ｆという）、２はシフトレジスタ、３はワンシヨ
ツトＦ／Ｆ、４はこのワンシヨツトＦ／Ｆ３のト
リガ信号のゲートである。５１〜５ｎは、シフト
レジスタ２の出力２１〜２ｎとワンシヨツトＦ／
Ｆの出力とのアンドゲートである。CLR信号は
ゲート５１〜５ｎの出力信号６１〜６ｎのスイツ
チの押下による変化をサブシステムが検出したと
き出力されるクリア信号である。PRC信号はサ
ブシステムが処理中であり、再びスイツチが押さ
れても、信号６１〜６ｎに変化がないようにする
ためのものである。７はワンシヨツトＦ／Ｆの出
力とPRC信号とのアンドゲートである。
の回路図によつて説明すると、SWは単一設置の
スイツチ、１はRSフリツプフロツプ（以下Ｆ／
Ｆという）、２はシフトレジスタ、３はワンシヨ
ツトＦ／Ｆ、４はこのワンシヨツトＦ／Ｆ３のト
リガ信号のゲートである。５１〜５ｎは、シフト
レジスタ２の出力２１〜２ｎとワンシヨツトＦ／
Ｆの出力とのアンドゲートである。CLR信号は
ゲート５１〜５ｎの出力信号６１〜６ｎのスイツ
チの押下による変化をサブシステムが検出したと
き出力されるクリア信号である。PRC信号はサ
ブシステムが処理中であり、再びスイツチが押さ
れても、信号６１〜６ｎに変化がないようにする
ためのものである。７はワンシヨツトＦ／Ｆの出
力とPRC信号とのアンドゲートである。
第３図はこのように構成されたスイツチ回路の
タイミング図である。
タイミング図である。
以下上記のように構成された本発明のスイツチ
回路の動作について第２図および第３図を参照し
て説明すると、SWを押すと、RSF／Ｆ１の出力
が立上り、PRC信号がハイレベルであるため、
ゲート７の出力信号SWSはSWが押されている間
(A)立下がる。これがシフトレジスタ２のクロツク
となり、その出力２１がハイレベルとなる。一方
3OUTは今ハイレベルなので、ゲート４の出力が
SWSのレベル変化により、ワンシヨツトＦ／Ｆ
３をセツトする。3OUTが立上る前に再びSWが
押されると出力信号SWSはSWが押されている間
(B)立下がり前と同様にシフトレジスタ２の出力２
２が１となる。この時3OUTはロウレベルである
ため、再びワンシヨツトＦ／Ｆ３がセツトするこ
とはない。最初にSWが押されて一定時間To後
に、ワンシヨトＦ／Ｆ３の出力3OUTが立上る。
この時ゲート５１〜５ｎが開き、シフトレジスタ
２の出力２１〜２ｎは出力６１〜６ｎに反転にさ
れて出力する。上記のようにSWが２回押された
場合ではゲート５２の出力信号６２がローレベル
となる。サブシステムはそれに対応する処理を行
なう。サブシステムは信号６１〜６ｎの１個がロ
ーレベルとなり、SWが押されたことを検出する
と、直ちにPRC信号を送る。またCLR信号を送
り、処理が完全に終了した時信号CLR，PRCを
立上げ、次にSWが押されるのを待つようなる。
回路の動作について第２図および第３図を参照し
て説明すると、SWを押すと、RSF／Ｆ１の出力
が立上り、PRC信号がハイレベルであるため、
ゲート７の出力信号SWSはSWが押されている間
(A)立下がる。これがシフトレジスタ２のクロツク
となり、その出力２１がハイレベルとなる。一方
3OUTは今ハイレベルなので、ゲート４の出力が
SWSのレベル変化により、ワンシヨツトＦ／Ｆ
３をセツトする。3OUTが立上る前に再びSWが
押されると出力信号SWSはSWが押されている間
(B)立下がり前と同様にシフトレジスタ２の出力２
２が１となる。この時3OUTはロウレベルである
ため、再びワンシヨツトＦ／Ｆ３がセツトするこ
とはない。最初にSWが押されて一定時間To後
に、ワンシヨトＦ／Ｆ３の出力3OUTが立上る。
この時ゲート５１〜５ｎが開き、シフトレジスタ
２の出力２１〜２ｎは出力６１〜６ｎに反転にさ
れて出力する。上記のようにSWが２回押された
場合ではゲート５２の出力信号６２がローレベル
となる。サブシステムはそれに対応する処理を行
なう。サブシステムは信号６１〜６ｎの１個がロ
ーレベルとなり、SWが押されたことを検出する
と、直ちにPRC信号を送る。またCLR信号を送
り、処理が完全に終了した時信号CLR，PRCを
立上げ、次にSWが押されるのを待つようなる。
上記の説明から明らかなように、本発明によれ
ば、従来必要とした複数個のスイツチの機能を単
一のスイツチに持たせるようにしたので、従来の
ようにインターフエースの信号線も多くなり、コ
スト高で多くのスペースを要する欠点を解消する
ことができ、実用的価値は大である。
ば、従来必要とした複数個のスイツチの機能を単
一のスイツチに持たせるようにしたので、従来の
ようにインターフエースの信号線も多くなり、コ
スト高で多くのスペースを要する欠点を解消する
ことができ、実用的価値は大である。
第１図は従来のスイツチ回路の結線図、第２図
は本発明に係わるスイツチ回路の結線図で第３図
はその各部信号のタイミング図である。 １，１１，１ｎ……RSフリツプフロツプ、２
……シフトレジスタ、３……ワンシヨツトフリツ
プフロツプ。
は本発明に係わるスイツチ回路の結線図で第３図
はその各部信号のタイミング図である。 １，１１，１ｎ……RSフリツプフロツプ、２
……シフトレジスタ、３……ワンシヨツトフリツ
プフロツプ。
Claims (1)
- １ 単一のスイツチが最初に押されてから一定時
間を監視する手段と、この一定時間内に前記単一
スイツチが何回押されたかを監視する手段と、こ
の回数監視手段によつて検知される有効回数に対
応する相異なる機能を処理する手段と、前記一定
時間の経過のときに前記回数監視手段によつて検
知される有効回数に対応する前記機能を処理する
手段を指定する出力信号を出力する出力手段と、
この出力手段により指定された前記機能を処理す
る手段の処理中のときは前記単一のスイツチの入
力を無効にする無効手段とを具備してなるスイツ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9504579A JPS5620331A (en) | 1979-07-27 | 1979-07-27 | Switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9504579A JPS5620331A (en) | 1979-07-27 | 1979-07-27 | Switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5620331A JPS5620331A (en) | 1981-02-25 |
| JPH0136287B2 true JPH0136287B2 (ja) | 1989-07-31 |
Family
ID=14127090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9504579A Granted JPS5620331A (en) | 1979-07-27 | 1979-07-27 | Switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5620331A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879332A (ja) * | 1981-11-05 | 1983-05-13 | Nissan Shatai Co Ltd | 制御スイツチ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013610B2 (ja) * | 1978-11-14 | 1985-04-08 | ティアック株式会社 | モ−ド選択切換装置 |
-
1979
- 1979-07-27 JP JP9504579A patent/JPS5620331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5620331A (en) | 1981-02-25 |
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