JPH0137769B2 - - Google Patents
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- Publication number
- JPH0137769B2 JPH0137769B2 JP54161053A JP16105379A JPH0137769B2 JP H0137769 B2 JPH0137769 B2 JP H0137769B2 JP 54161053 A JP54161053 A JP 54161053A JP 16105379 A JP16105379 A JP 16105379A JP H0137769 B2 JPH0137769 B2 JP H0137769B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address register
- prefetch
- error
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Advance Control (AREA)
- Computer And Data Communications (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は通信制御処理装置に関し、特に、命令
再試行機能をそなえた通信制御処理装置に関す
る。
再試行機能をそなえた通信制御処理装置に関す
る。
オンライン通信機器の回線とホスト中央処理装
置（CPU）の間に、通常、通信制御処理装置が
もうけられ伝送制御手順の処理等各種の処理を行
なつている。通信制御処理装置は複数の回線に対
して共通にもうけられるものであり、通信制御処
理装置に障害が発生すると全回線が使用不可とな
つてしまうため、通信制御処理装置には高い信頼
性が要求されている。そして、このため従来は、
信頼度を向上させるために装置の二重化を行な
い、障害時には他方の正常な予備装置に切替えて
通信制御を行なうようにしていた。
置（CPU）の間に、通常、通信制御処理装置が
もうけられ伝送制御手順の処理等各種の処理を行
なつている。通信制御処理装置は複数の回線に対
して共通にもうけられるものであり、通信制御処
理装置に障害が発生すると全回線が使用不可とな
つてしまうため、通信制御処理装置には高い信頼
性が要求されている。そして、このため従来は、
信頼度を向上させるために装置の二重化を行な
い、障害時には他方の正常な予備装置に切替えて
通信制御を行なうようにしていた。
ところで、通信制御処理装置の障害の中には、
命令の再試行を行なえば正常に動作が行なわれる
ようなものが多数あり、このような単純なかつ一
時的な障害のために、その都度現用系と予備系の
切替を行なうことは得策でない。
命令の再試行を行なえば正常に動作が行なわれる
ようなものが多数あり、このような単純なかつ一
時的な障害のために、その都度現用系と予備系の
切替を行なうことは得策でない。
本発明は上記考察にもとづくものであり、通信
制御処理装置の信頼度を向上させるとともに、二
重化運用時における切替回数を減少させることを
目的とし、そのため本発明は記憶装置から読出し
た命令等を解読し演算処理を行う通信制御処理装
置において、現在実行中の命令アドレスを示す現
アドレスレジスタと、次に実行すべき命令アドレ
スを示すアドレスレジスタと、再試行制御回路
と、先取アドレスレジスタを含み命令の先取りを
制御する先取り制御回路と、上記先取りされた命
令を記憶するバツフアと、命令の実行中において
演算に誤りが生じたことを記憶する命令誤りラツ
チと、命令の先取り中において誤りが生じたこと
を記憶する先取り誤りラツチをそなえ、命令の先
取り制御を行なうとともに、誤りが発生したとき
上記命令誤りラツチおよび先取り誤りラツチの状
態にもとづき上記先取りアドレスレジスタにセツ
トされるべき命令再試行アドレスとして上記現ア
ドレスレジスタまたは上記次アドレスレジスタの
いずれの内容を使用するかを決定するように構成
したことを特徴とする。
制御処理装置の信頼度を向上させるとともに、二
重化運用時における切替回数を減少させることを
目的とし、そのため本発明は記憶装置から読出し
た命令等を解読し演算処理を行う通信制御処理装
置において、現在実行中の命令アドレスを示す現
アドレスレジスタと、次に実行すべき命令アドレ
スを示すアドレスレジスタと、再試行制御回路
と、先取アドレスレジスタを含み命令の先取りを
制御する先取り制御回路と、上記先取りされた命
令を記憶するバツフアと、命令の実行中において
演算に誤りが生じたことを記憶する命令誤りラツ
チと、命令の先取り中において誤りが生じたこと
を記憶する先取り誤りラツチをそなえ、命令の先
取り制御を行なうとともに、誤りが発生したとき
上記命令誤りラツチおよび先取り誤りラツチの状
態にもとづき上記先取りアドレスレジスタにセツ
トされるべき命令再試行アドレスとして上記現ア
ドレスレジスタまたは上記次アドレスレジスタの
いずれの内容を使用するかを決定するように構成
したことを特徴とする。
以下、本発明を図面により説明する。第１図は
本発明に前提とする通信制御処理装置の１例のブ
ロツク図であり、図中、１は主記憶装置、２は命
令レジスタ、３は演算回路、４は誤り検出回路、
５は再試行制御回路、６は主記憶アドレスレジス
タ、７は次アドレスレジスタ、８は現アドレスレ
ジスタ、９は歩進回路、１０と１１はアンドゲー
ト、１２は反転ゲート、１３はオアゲート、１４
は抑止ゲート、１５は再試行開始指示信号線、１
６は誤り検出信号線、１７は抑止指示信号線であ
る。なお、１命令は２バイトから構成されてい
る。正常動作時においては、次アドレスレジスタ
の内容が主記憶アドレスレジスタ６にセツトさ
れ、主記憶装置１からの読出しが行なわれ、読出
された命令は命令レジスタ２にセツトされる。こ
のとき、次アドレスレジスタの内容が現アドレス
レジスタ８に移されるとともに、次アドレスレジ
スタ７には歩進回路９で歩進された値がセツトさ
れる。命令レジスタ２にセツトされた命令につい
ての解読および実行は演算回路３で行なわれ、正
常に実行が終了したときは、次アドレスレジスタ
７の内容にもとづいて次の命令が命令レジスタ２
に読出され、上記と同様に処理が行なわれてい
る。
本発明に前提とする通信制御処理装置の１例のブ
ロツク図であり、図中、１は主記憶装置、２は命
令レジスタ、３は演算回路、４は誤り検出回路、
５は再試行制御回路、６は主記憶アドレスレジス
タ、７は次アドレスレジスタ、８は現アドレスレ
ジスタ、９は歩進回路、１０と１１はアンドゲー
ト、１２は反転ゲート、１３はオアゲート、１４
は抑止ゲート、１５は再試行開始指示信号線、１
６は誤り検出信号線、１７は抑止指示信号線であ
る。なお、１命令は２バイトから構成されてい
る。正常動作時においては、次アドレスレジスタ
の内容が主記憶アドレスレジスタ６にセツトさ
れ、主記憶装置１からの読出しが行なわれ、読出
された命令は命令レジスタ２にセツトされる。こ
のとき、次アドレスレジスタの内容が現アドレス
レジスタ８に移されるとともに、次アドレスレジ
スタ７には歩進回路９で歩進された値がセツトさ
れる。命令レジスタ２にセツトされた命令につい
ての解読および実行は演算回路３で行なわれ、正
常に実行が終了したときは、次アドレスレジスタ
７の内容にもとづいて次の命令が命令レジスタ２
に読出され、上記と同様に処理が行なわれてい
る。
一方、演算回路３の演算結果データに誤りが発
生すると、誤り検出回路４において検出され、誤
り検出信号線１６により再試行制御回路５へエラ
ー発生が通知される。これにより再試行制御回路
５は抑止指示信号線１７により、演算回路３で次
の命令に関する演算動作が行なわれることを抑止
するとともに、次アドレスレジスタ７の内容が現
アドレスレジスタ８にセツトされることを抑止す
る。そして、再試行開始指示信号線１５によりア
ンドゲート１０を制御して現アドレスレジスタ８
の内容を次アドレスレジスタ７にセツトする。さ
らに、次アドレスレジスタ７の内容を主記憶アド
レスレジスタ６にセツトし、主記憶装置１から、
当該エラーを生じた命令を再読出しして命令レジ
スタ２にセツトする。これにより、演算回路３に
おいて命令再試行が行なわれる。
生すると、誤り検出回路４において検出され、誤
り検出信号線１６により再試行制御回路５へエラ
ー発生が通知される。これにより再試行制御回路
５は抑止指示信号線１７により、演算回路３で次
の命令に関する演算動作が行なわれることを抑止
するとともに、次アドレスレジスタ７の内容が現
アドレスレジスタ８にセツトされることを抑止す
る。そして、再試行開始指示信号線１５によりア
ンドゲート１０を制御して現アドレスレジスタ８
の内容を次アドレスレジスタ７にセツトする。さ
らに、次アドレスレジスタ７の内容を主記憶アド
レスレジスタ６にセツトし、主記憶装置１から、
当該エラーを生じた命令を再読出しして命令レジ
スタ２にセツトする。これにより、演算回路３に
おいて命令再試行が行なわれる。
第２図は上記動作を説明するタイムチヤートで
ある。次に、第３図は本発明による実施例の通信
制御処理装置のブロツク図であり、図中、第１図
と同一番号のものは同一名称の物、１９は先取り
バツフア、２０は先取りアドレスレジスタ、２１
と２２はアンドゲート、２３は反転ゲート、２４
はオアゲート、２５は再試行開始指示信号線、２
６は命令の先取り中において誤りが生じたことを
記憶する先取り誤りラツチ、２７は命令の実行中
において演算に誤りが生じたことを記憶する命令
誤りラツチ、２８は歩進回路である。第１図の例
と同様に１命令は２バイトから構成されている。
第１図の例と異なる点は命令先取り機能が付加さ
れたことおよび命令実行中の誤り検出の他に命令
先取り中の誤りをも検出するようにしたことであ
る。
ある。次に、第３図は本発明による実施例の通信
制御処理装置のブロツク図であり、図中、第１図
と同一番号のものは同一名称の物、１９は先取り
バツフア、２０は先取りアドレスレジスタ、２１
と２２はアンドゲート、２３は反転ゲート、２４
はオアゲート、２５は再試行開始指示信号線、２
６は命令の先取り中において誤りが生じたことを
記憶する先取り誤りラツチ、２７は命令の実行中
において演算に誤りが生じたことを記憶する命令
誤りラツチ、２８は歩進回路である。第１図の例
と同様に１命令は２バイトから構成されている。
第１図の例と異なる点は命令先取り機能が付加さ
れたことおよび命令実行中の誤り検出の他に命令
先取り中の誤りをも検出するようにしたことであ
る。
正常動作時において、命令レジスタ２の内容に
もとづいて演算を実行するとともに、次の命令を
主記憶装置１から読出して先取りバツフア１９に
セツトしておく。そして、命令読出し毎に、先取
りアドレスレジスタ２０の内容を主記憶アドレス
レジスタ６に移すとともに、先取りアドレスレジ
スタ２０には歩進回路２８で歩進された値がセツ
トされる。
もとづいて演算を実行するとともに、次の命令を
主記憶装置１から読出して先取りバツフア１９に
セツトしておく。そして、命令読出し毎に、先取
りアドレスレジスタ２０の内容を主記憶アドレス
レジスタ６に移すとともに、先取りアドレスレジ
スタ２０には歩進回路２８で歩進された値がセツ
トされる。
一方、演算回路３の演算結果データに誤りが発
生すると、誤り検出回路４は誤り検出信号線１６
により再試行制御回路５内の命令誤りラツチ２７
をセツトする。このとき、第１図の例の場合と同
様な制御が行なわれ、更新されない現アドレスレ
ジスタ８の内容にもとづき主記憶装置１から命令
の読出しが行なわれ、命令レジスタ２にセツトさ
れる。以後、命令の再試行動作が行なわれる。
生すると、誤り検出回路４は誤り検出信号線１６
により再試行制御回路５内の命令誤りラツチ２７
をセツトする。このとき、第１図の例の場合と同
様な制御が行なわれ、更新されない現アドレスレ
ジスタ８の内容にもとづき主記憶装置１から命令
の読出しが行なわれ、命令レジスタ２にセツトさ
れる。以後、命令の再試行動作が行なわれる。
また、主記憶装置１から先取りバツフア１９へ
命令先取り中にエラーが発生すると、誤り検出回
路４は誤り検出信号線１６により再試行制御回路
５内の先取り誤りラツチ２６をセツトする。この
とき、再試行開始指示信号線２５の制御により、
歩進回路２８による先取りアドレスレジスタ２０
の歩進は抑止され、先取りアドレスレジスタ２０
には次アドレスレジスタ７の内容がセツトされ
る。そして、先取りアドレスレジスタ２０の内容
にもとづいて主記憶装置１から命令先取りの再試
行が行なわれ再読出しされた命令は先取りバツフ
ア１９にセツトされる。
命令先取り中にエラーが発生すると、誤り検出回
路４は誤り検出信号線１６により再試行制御回路
５内の先取り誤りラツチ２６をセツトする。この
とき、再試行開始指示信号線２５の制御により、
歩進回路２８による先取りアドレスレジスタ２０
の歩進は抑止され、先取りアドレスレジスタ２０
には次アドレスレジスタ７の内容がセツトされ
る。そして、先取りアドレスレジスタ２０の内容
にもとづいて主記憶装置１から命令先取りの再試
行が行なわれ再読出しされた命令は先取りバツフ
ア１９にセツトされる。
第４図は第３図の実施例のタイムチヤートであ
り、図中、ERRORはエラー発生を指示する信
号、Check−Regはエラー情報をセツトするレジ
スタ、RQY１とRQY２はそれぞれエラー信号、
RQ１Ｍは第３図の命令誤りラツチ２７と同一の
もの、RQ２Ｍは第３図の先取り誤りラツチ２６
と同一のもの、IAR，LAR，SAR，AARはそれ
ぞれ第３図の次アドレスレジスタ７、現アドレス
レジスタ８、主記憶アドレスレジスタ６、先取り
アドレスレジスタ２０と同一のもの、SANTは
命令の読出しタイミング、SANCは命令の実行タ
イミング、IRは命令レジスタ２と同一のもので
ある。第４図のタイムチヤートは命令実行および
命令の先取り両方で同時にエラーが発生したた
め、実行中の命令のフエツチから再試行する例を
示している。
り、図中、ERRORはエラー発生を指示する信
号、Check−Regはエラー情報をセツトするレジ
スタ、RQY１とRQY２はそれぞれエラー信号、
RQ１Ｍは第３図の命令誤りラツチ２７と同一の
もの、RQ２Ｍは第３図の先取り誤りラツチ２６
と同一のもの、IAR，LAR，SAR，AARはそれ
ぞれ第３図の次アドレスレジスタ７、現アドレス
レジスタ８、主記憶アドレスレジスタ６、先取り
アドレスレジスタ２０と同一のもの、SANTは
命令の読出しタイミング、SANCは命令の実行タ
イミング、IRは命令レジスタ２と同一のもので
ある。第４図のタイムチヤートは命令実行および
命令の先取り両方で同時にエラーが発生したた
め、実行中の命令のフエツチから再試行する例を
示している。
上記したように本発明によれば、命令の再試行
が可能となるので、通信制御処理装置の信頼度を
向上させることができ、再試行可能な誤りについ
ては見かけ上１台の装置で２台（デユープレツク
ス）の働きをすることになりデータ通信システム
の経済化を計ることができる。また二重化構成と
した場合でも、切替動作が減少するので処理能力
の低減を抑えることが可能となる。
が可能となるので、通信制御処理装置の信頼度を
向上させることができ、再試行可能な誤りについ
ては見かけ上１台の装置で２台（デユープレツク
ス）の働きをすることになりデータ通信システム
の経済化を計ることができる。また二重化構成と
した場合でも、切替動作が減少するので処理能力
の低減を抑えることが可能となる。
第１図は本発明の前提とする通信制御処理装置
の１例のブロツク図、第２図は第１図の例のタイ
ムチヤート、第３図は本発明による実施例の通信
制御処理装置のブロツク図、第４図は第３図の実
施例のタイムチヤートである。 図中、１は主記憶装置、２は命令レジスタ、３
は演算回路、４は誤り検出回路、５は再試行制御
回路、６は主記憶アドレスレジスタ、７は次アド
レスレジスタ、８は現アドレスレジスタ、１９は
先取りバツフア、２０は先取りアドレスレジス
タ、２６は先取り誤りラツチ、２７は命令誤りラ
ツチである。
の１例のブロツク図、第２図は第１図の例のタイ
ムチヤート、第３図は本発明による実施例の通信
制御処理装置のブロツク図、第４図は第３図の実
施例のタイムチヤートである。 図中、１は主記憶装置、２は命令レジスタ、３
は演算回路、４は誤り検出回路、５は再試行制御
回路、６は主記憶アドレスレジスタ、７は次アド
レスレジスタ、８は現アドレスレジスタ、１９は
先取りバツフア、２０は先取りアドレスレジス
タ、２６は先取り誤りラツチ、２７は命令誤りラ
ツチである。
Claims (1)
- １ 記憶装置から読出した命令等を解読し演算処
理を行う通信制御処理装置において、現在実行中
の命令アドレスを示す現アドレスレジスタと、次
に実行すべき命令アドレスを示す次アドレスレジ
スタと、再試行制御回路と、先取アドレスレジス
タを含み命令の先取りを制御する先取り制御回路
と、上記先取りされた命令を記憶する先取りバツ
フアと、命令の実行中において演算に誤りが生じ
たことを記憶する命令誤りラツチと、命令の先取
り中において誤りが生じたことを記憶する先取り
誤りラツチをそなえ、命令の先取り制御を行なう
とともに、誤りが発生したとき上記命令誤りラツ
チおよび先取り誤りラツチの状態にもとづき上記
先取アドレスレジスタにセツトされるべき命令再
試行アドレスとして上記現アドレスレジスタまた
は上記次アドレスレジスタのいずれの内容を使用
するかを決定するように構成したことを特徴とす
る通信制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16105379A JPS5682940A (en) | 1979-12-12 | 1979-12-12 | Communication controlling processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16105379A JPS5682940A (en) | 1979-12-12 | 1979-12-12 | Communication controlling processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5682940A JPS5682940A (en) | 1981-07-07 |
| JPH0137769B2 true JPH0137769B2 (ja) | 1989-08-09 |
Family
ID=15727706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16105379A Granted JPS5682940A (en) | 1979-12-12 | 1979-12-12 | Communication controlling processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5682940A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218556A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | マイクロプログラム制御方式 |
-
1979
- 1979-12-12 JP JP16105379A patent/JPS5682940A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5682940A (en) | 1981-07-07 |
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