JPH06149603A - チェック機能付リアルタイム制御回路 - Google Patents
チェック機能付リアルタイム制御回路Info
- Publication number
- JPH06149603A JPH06149603A JP4304210A JP30421092A JPH06149603A JP H06149603 A JPH06149603 A JP H06149603A JP 4304210 A JP4304210 A JP 4304210A JP 30421092 A JP30421092 A JP 30421092A JP H06149603 A JPH06149603 A JP H06149603A
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- control
- control circuit
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Abstract
(57)【要約】
【目的】本発明は複数の処理回路を使用したリアルタイ
ム制御回路に関し、処理回路を二重化することにより、
異常発生時に制御回路を切り替え、制御処理を継続する
ことのできる構成が簡単で、コストの安価なリアルタイ
ム制御回路を実現することを目的とする。 【構成】複数の制御回路１１〜１ｎと、リードオンリメ
モリ２０と、ランダムアクセスメモリ３０と、入出力回
路４０よりなるリアルタイム制御回路１００において、
制御動作中の制御回路１ｉが出力するアドレスをチェッ
クするアドレスチェック回路５０と、制御動作中の制御
回路１ｉが作動していることをチェックする作動チェッ
ク回路６０と、アドレスチェック回路５０と作動チェッ
ク回路６０の出力から異常を検出したとき、制御動作中
の制御回路１ｉを次の制御回路１ｊ切り替える切替回路
７０を設け構成する。
ム制御回路に関し、処理回路を二重化することにより、
異常発生時に制御回路を切り替え、制御処理を継続する
ことのできる構成が簡単で、コストの安価なリアルタイ
ム制御回路を実現することを目的とする。 【構成】複数の制御回路１１〜１ｎと、リードオンリメ
モリ２０と、ランダムアクセスメモリ３０と、入出力回
路４０よりなるリアルタイム制御回路１００において、
制御動作中の制御回路１ｉが出力するアドレスをチェッ
クするアドレスチェック回路５０と、制御動作中の制御
回路１ｉが作動していることをチェックする作動チェッ
ク回路６０と、アドレスチェック回路５０と作動チェッ
ク回路６０の出力から異常を検出したとき、制御動作中
の制御回路１ｉを次の制御回路１ｊ切り替える切替回路
７０を設け構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数の処理回路を使用し
たリアルタイム制御回路に関する。近年、高機能のマイ
クロプロセッサが安価に得られるようになったことか
ら、各種電子装置、通信装置（以下総称して電子装置と
称する）のハードウェアをマイクロプロセッサとファー
ムウェア制御によるリアルタイム制御回路で実現するこ
とにより、小型化、経済化を行うようになってきてい
る。
たリアルタイム制御回路に関する。近年、高機能のマイ
クロプロセッサが安価に得られるようになったことか
ら、各種電子装置、通信装置（以下総称して電子装置と
称する）のハードウェアをマイクロプロセッサとファー
ムウェア制御によるリアルタイム制御回路で実現するこ
とにより、小型化、経済化を行うようになってきてい
る。
【０００２】一方、ファームウェアで制御される電子装
置の機能が高度化、複雑化するのにともないファームウ
ェアのプログラムのステップ数も増加し、ハードウェア
の処理スピードも高速化されてきている。さらに、装置
の設置環境も空調された部屋から、空調を行っていない
部屋のような悪条件下での対応が要求されてきており、
これらの輻輳した原因による装置障害が増加してきてい
る。
置の機能が高度化、複雑化するのにともないファームウ
ェアのプログラムのステップ数も増加し、ハードウェア
の処理スピードも高速化されてきている。さらに、装置
の設置環境も空調された部屋から、空調を行っていない
部屋のような悪条件下での対応が要求されてきており、
これらの輻輳した原因による装置障害が増加してきてい
る。
【０００３】このようなリアルタイム制御回路により制
御される電子装置の信頼度を高く維持するために複数の
プロセッサで制御される、チェック機能を有するリアル
タイム制御回路が要求されている。
御される電子装置の信頼度を高く維持するために複数の
プロセッサで制御される、チェック機能を有するリアル
タイム制御回路が要求されている。
【０００４】
【従来の技術】図４は従来例を説明するブロック図を示
す。図は制御回路としてマイクロプロセッサ（以下ＭＰ
Ｕと称する）により制御を行うリアルタイム制御回路
（システムでも可）１００Ａの例を示す。図中の１１Ａ
はリアルタイム制御回路１００Ａを制御するＭＰＵ、２
０はＭＰＵ１１Ａが制御動作を実行するためのプログラ
ムを書き込んであるリードオンリメモリ（以下ＲＯＭと
称する）であり、３０はＭＰＵ１１Ａが制御動作を実行
するために入出力するデータを書き込んでおくランダム
アクセスメモリ（以下ＲＡＭと称する）であり、４０は
ＭＰＵ１１Ａの処理結果に基づいて制御動作を実行する
ための入出力回路（以下Ｉ／Ｏ回路と称する）である。
す。図は制御回路としてマイクロプロセッサ（以下ＭＰ
Ｕと称する）により制御を行うリアルタイム制御回路
（システムでも可）１００Ａの例を示す。図中の１１Ａ
はリアルタイム制御回路１００Ａを制御するＭＰＵ、２
０はＭＰＵ１１Ａが制御動作を実行するためのプログラ
ムを書き込んであるリードオンリメモリ（以下ＲＯＭと
称する）であり、３０はＭＰＵ１１Ａが制御動作を実行
するために入出力するデータを書き込んでおくランダム
アクセスメモリ（以下ＲＡＭと称する）であり、４０は
ＭＰＵ１１Ａの処理結果に基づいて制御動作を実行する
ための入出力回路（以下Ｉ／Ｏ回路と称する）である。
【０００５】図の構成において、ＭＰＵ１１ＡはＲＯＭ
２０に書き込まれているプログラムを読み出し、ＲＡＭ
３０の指定のアドレスに書き込まれているデータを入力
として処理を実行し、その結果でＩ／Ｏ回路４０を制御
することにより、リアルタイム制御回路１００Ａとして
の制御を行う。
２０に書き込まれているプログラムを読み出し、ＲＡＭ
３０の指定のアドレスに書き込まれているデータを入力
として処理を実行し、その結果でＩ／Ｏ回路４０を制御
することにより、リアルタイム制御回路１００Ａとして
の制御を行う。
【０００６】
【発明が解決しようとする課題】上述の従来例のリアル
タイム制御回路１００ＡはＭＰＵ１１Ａの１個の制御に
より動作している。この構成のリアルタイム制御回路１
００Ａはリアルタイムで動作しており、何らかの外的要
因、または内的要因による障害が発生するとシステムダ
ウンとなり、リアルタイム動作であることから、システ
ムダウンは大きな問題となる。
タイム制御回路１００ＡはＭＰＵ１１Ａの１個の制御に
より動作している。この構成のリアルタイム制御回路１
００Ａはリアルタイムで動作しており、何らかの外的要
因、または内的要因による障害が発生するとシステムダ
ウンとなり、リアルタイム動作であることから、システ
ムダウンは大きな問題となる。
【０００７】また、システムダウンを回避するための一
つの方法としては、すべてのハードウェアを二重化して
おき、障害発生時には切り換えを行うことにより対応す
ることも可能であるが、システムが大きくなるとハード
ウェアの量が大きくなり、対応が困難となる。また、外
乱によるシステムダウンは二重化構成をとっていても、
二重化されたそれぞれのハードウェアが同じ条件下で外
乱の影響を受けるので、同時に停止することがある。
つの方法としては、すべてのハードウェアを二重化して
おき、障害発生時には切り換えを行うことにより対応す
ることも可能であるが、システムが大きくなるとハード
ウェアの量が大きくなり、対応が困難となる。また、外
乱によるシステムダウンは二重化構成をとっていても、
二重化されたそれぞれのハードウェアが同じ条件下で外
乱の影響を受けるので、同時に停止することがある。
【０００８】本発明は制御回路のみを二重化することに
より、異常発生時に制御回路を切り替え、制御処理を継
続することのできる構成が簡単で、コストの安価なリア
ルタイム制御回路を実現しようとする。
より、異常発生時に制御回路を切り替え、制御処理を継
続することのできる構成が簡単で、コストの安価なリア
ルタイム制御回路を実現しようとする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は電子装置を制
御する複数の制御回路よりなるリアルタイム制御回路で
あり、１１〜１ｎは図示省略の電子装置の動作を制御す
る複数の制御回路であり、２０は複数の制御回路１１〜
１ｎが制御動作を実行するためのプログラムを書き込ん
であるＲＯＭであり、３０は複数の制御回路１１〜１ｎ
が制御動作を実行するために入出力するデータを書き込
んでおくＲＡＭであり、４０は複数の制御回路１１〜１
ｎが処理結果に基づいて制御動作を実行するための入出
力回路４０である。
明するブロック図である。図中の１００は電子装置を制
御する複数の制御回路よりなるリアルタイム制御回路で
あり、１１〜１ｎは図示省略の電子装置の動作を制御す
る複数の制御回路であり、２０は複数の制御回路１１〜
１ｎが制御動作を実行するためのプログラムを書き込ん
であるＲＯＭであり、３０は複数の制御回路１１〜１ｎ
が制御動作を実行するために入出力するデータを書き込
んでおくＲＡＭであり、４０は複数の制御回路１１〜１
ｎが処理結果に基づいて制御動作を実行するための入出
力回路４０である。
【００１０】また、５０は本発明により設けるものであ
り、制御動作中の制御回路１ｉが出力するアドレスをチ
ェックするアドレスチェック回路であり、６０は制御動
作中の制御回路１ｉが作動していることをチェックする
作動チェック回路であり、７０はアドレスチェック回路
５０と作動チェック回路６０の出力から異常を検出した
とき、制御動作中の制御回路１ｉを次の制御回路１ｊ切
り替える切替回路であり、複数の制御回路１１〜１ｎの
中の一つの制御回路１ｉが制御動作中に、アドレスチェ
ック回路５０と作動チェック回路６０で制御回路１ｉの
動作の正常性をチェックし、異常を検出した場合は、切
替回路７０により処理装置１ｉから次の制御装置１ｊに
切り替え制御動作を継続する。
り、制御動作中の制御回路１ｉが出力するアドレスをチ
ェックするアドレスチェック回路であり、６０は制御動
作中の制御回路１ｉが作動していることをチェックする
作動チェック回路であり、７０はアドレスチェック回路
５０と作動チェック回路６０の出力から異常を検出した
とき、制御動作中の制御回路１ｉを次の制御回路１ｊ切
り替える切替回路であり、複数の制御回路１１〜１ｎの
中の一つの制御回路１ｉが制御動作中に、アドレスチェ
ック回路５０と作動チェック回路６０で制御回路１ｉの
動作の正常性をチェックし、異常を検出した場合は、切
替回路７０により処理装置１ｉから次の制御装置１ｊに
切り替え制御動作を継続する。
【００１１】
【作用】複数の制御回路１１〜１ｎの中の１つの制御回
路１ｉが、ＲＡＭ３０のデータを読み出し、ＲＯＭ２０
のプログラムに従って処理を実行し、その結果により、
Ｉ／Ｏ回路４０をとおして制御データを出力して図示省
略の電子装置の制御を行う。
路１ｉが、ＲＡＭ３０のデータを読み出し、ＲＯＭ２０
のプログラムに従って処理を実行し、その結果により、
Ｉ／Ｏ回路４０をとおして制御データを出力して図示省
略の電子装置の制御を行う。
【００１２】このとき、アドレスチェック回路５０で制
御回路１ｉの発生するアドレスをチェックし、作動チェ
ック回路６０で制御回路１ｉが作動していることをチェ
ックする。
御回路１ｉの発生するアドレスをチェックし、作動チェ
ック回路６０で制御回路１ｉが作動していることをチェ
ックする。
【００１３】アドレスチェック回路５０および作動チェ
ック回路６０でチェックを行い、異常を検出したときに
は、切替回路７０により、処理装置１ｉから次の制御装
置１ｊに切り替え制御動作を継続する。
ック回路６０でチェックを行い、異常を検出したときに
は、切替回路７０により、処理装置１ｉから次の制御装
置１ｊに切り替え制御動作を継続する。
【００１４】
【実施例】図２は本発明の実施例を説明するブロック図
である。図は２つのＭＰＵ１１Ａ、１２Ａを使用した例
である。
である。図は２つのＭＰＵ１１Ａ、１２Ａを使用した例
である。
【００１５】図中のＲＯＭ２０、ＲＡＭ３０、Ｉ／Ｏ回
路４０、アドレスチェック回路５０、作動チェック回路
６０、切替回路７０は原理図で説明したと同一物であ
り、本実施例では、さらに、ＭＰＵを切り替えるとき処
理の途中からスタートするためのリスタート＆データメ
モリ８０とＩ／Ｏデータメモリ９０とを設けたものであ
る。 図３は本発明の実施例の動作を説明する図であ
る。以下図２、図３により実施例の動作を説明する。
路４０、アドレスチェック回路５０、作動チェック回路
６０、切替回路７０は原理図で説明したと同一物であ
り、本実施例では、さらに、ＭＰＵを切り替えるとき処
理の途中からスタートするためのリスタート＆データメ
モリ８０とＩ／Ｏデータメモリ９０とを設けたものであ
る。 図３は本発明の実施例の動作を説明する図であ
る。以下図２、図３により実施例の動作を説明する。
【００１６】まず、各サブルーチンＳＢに処理がきたと
き、サブルーチンＳＢは初期設定データをスタート＆デ
ータメモリ８０に書き込んでおく。また、サブルーチン
ＳＢ内の処理でライト命令によるデータはリスタート＆
データメモリ８０に書き込むようにする。
き、サブルーチンＳＢは初期設定データをスタート＆デ
ータメモリ８０に書き込んでおく。また、サブルーチン
ＳＢ内の処理でライト命令によるデータはリスタート＆
データメモリ８０に書き込むようにする。
【００１７】サブルーチンＳＢの処理が正常終了した場
合は、スタート＆データメモリ８０に書き込んでおいた
ライトデータを読み出し、ＲＡＭ３０の指定のアドレス
に書き込む。
合は、スタート＆データメモリ８０に書き込んでおいた
ライトデータを読み出し、ＲＡＭ３０の指定のアドレス
に書き込む。
【００１８】スタート時にはＭＰＵ１１Ａで制御するも
のとする。ＭＰＵ１１Ａの動作時にアドレスチェック回
路５０でＭＰＵ１１Ａの出力するアドレスをチェック
し、設定された範囲以外のアドレスが検出された場合は
ＭＰＵ１１Ａが誤動作したと判定して切替回路７０に切
替指示を出力する。
のとする。ＭＰＵ１１Ａの動作時にアドレスチェック回
路５０でＭＰＵ１１Ａの出力するアドレスをチェック
し、設定された範囲以外のアドレスが検出された場合は
ＭＰＵ１１Ａが誤動作したと判定して切替回路７０に切
替指示を出力する。
【００１９】また、作動チェック回路６０はＭＰＵ１１
Ａが動作するごとにリセットされるカウンタで構成され
るものであり、一定時間リセットがかからないと動作停
止と判定して切替回路７０に切替指示を出力する。
Ａが動作するごとにリセットされるカウンタで構成され
るものであり、一定時間リセットがかからないと動作停
止と判定して切替回路７０に切替指示を出力する。
【００２０】切替回路７０はアドレスチェック回路５０
あるいは作動チェック回路６０からの切替指示が入力さ
れると、ＭＰＵ１１ＡをＭＰＵ１２Ａに切り替え、切替
状態を表示するフラグメモリＦのフラグＡを「オン」と
して、ＭＰＵ１２Ａの動作をスタートさせる。
あるいは作動チェック回路６０からの切替指示が入力さ
れると、ＭＰＵ１１ＡをＭＰＵ１２Ａに切り替え、切替
状態を表示するフラグメモリＦのフラグＡを「オン」と
して、ＭＰＵ１２Ａの動作をスタートさせる。
【００２１】ＭＰＵ１２ＡはフラグＡが「オン」になっ
ていることから、処理の途中からスタートしたことを知
る。この場合は、ＭＰＵ１２Ａはリスタート＆データメ
モリ８０の情報を読み取ることにより、処理の途中から
スタートすることができる。
ていることから、処理の途中からスタートしたことを知
る。この場合は、ＭＰＵ１２Ａはリスタート＆データメ
モリ８０の情報を読み取ることにより、処理の途中から
スタートすることができる。
【００２２】Ｉ／Ｏデータメモリ９０はサブルーチンＳ
ＢごとにＩ／Ｏデータをメモリしておき、正常終了した
場合にはクリアする。リスタート＆データメモリ８０
は、例えば、サブルーチンＳＢ内等のプログラムの区切
りごとに、リスタートアドレスを設定し、リスタート可
能なようにデータの設定を行っておく。
ＢごとにＩ／Ｏデータをメモリしておき、正常終了した
場合にはクリアする。リスタート＆データメモリ８０
は、例えば、サブルーチンＳＢ内等のプログラムの区切
りごとに、リスタートアドレスを設定し、リスタート可
能なようにデータの設定を行っておく。
【００２３】１つのサブルーチンＳＢで処理したデータ
およびライトデータは、すべてリスタート＆データメモ
リ８０に書き込む。そして、そのサブルーチンＳＢの処
理が正常に終了した場合、リスタート＆データメモリ８
０に書き込んだライトデータを読み出し、ＲＡＭ３０の
指定のアドレスに書き込む。
およびライトデータは、すべてリスタート＆データメモ
リ８０に書き込む。そして、そのサブルーチンＳＢの処
理が正常に終了した場合、リスタート＆データメモリ８
０に書き込んだライトデータを読み出し、ＲＡＭ３０の
指定のアドレスに書き込む。
【００２４】このように、データを書き込んでおくこと
により、あるサブルーチンＳＢで誤動作した場合でも、
このリスタート＆データメモリ８０に書き込んであるデ
ータと、リスタートアドレスから、ＭＰＵ１１ＡからＭ
ＰＵ１２Ａに切り替え、処理を継続することが可能とな
る。
により、あるサブルーチンＳＢで誤動作した場合でも、
このリスタート＆データメモリ８０に書き込んであるデ
ータと、リスタートアドレスから、ＭＰＵ１１ＡからＭ
ＰＵ１２Ａに切り替え、処理を継続することが可能とな
る。
【００２５】ここで、サブルーチンＳＢの処理により発
生するデータを直接ＲＡＭ３０の指定のアドレスに書き
込まないのは、誤動作が発生した場合に、誤ったデータ
でＲＡＭ３０の内容を書き替えるのを防止するため、一
旦リスタート＆データメモリ８０に書き込む方法をとっ
ている。
生するデータを直接ＲＡＭ３０の指定のアドレスに書き
込まないのは、誤動作が発生した場合に、誤ったデータ
でＲＡＭ３０の内容を書き替えるのを防止するため、一
旦リスタート＆データメモリ８０に書き込む方法をとっ
ている。
【００２６】Ｉ／Ｏデータメモリ９０も同様に、図示省
略の入出力装置に入出力したデータをＩ／Ｏデータメモ
リ９０に書き込んでおき、１つのサブルーチンＳＢの処
理中の入出力情報としてメモリしておく。この情報はこ
のサブルーチンＳＢの処理が正常終了した場合はクリア
する。異常が発生したことにより切り替えた場合は、こ
の情報から入出力情報を知り、処理を継続することが可
能となる。
略の入出力装置に入出力したデータをＩ／Ｏデータメモ
リ９０に書き込んでおき、１つのサブルーチンＳＢの処
理中の入出力情報としてメモリしておく。この情報はこ
のサブルーチンＳＢの処理が正常終了した場合はクリア
する。異常が発生したことにより切り替えた場合は、こ
の情報から入出力情報を知り、処理を継続することが可
能となる。
【００２７】このように構成することにより、異常が生
じた時のシステムダウンを最小とすることができ、動作
を継続することができる。また、リアルタイム制御回路
１００のデバッグ中に異常が発生した場合は、ＭＰＵの
処理を停止させ、リスタート＆データメモリ８０および
Ｉ／Ｏデータメモリ９０の内容をチェックすることによ
り、異常発生の原因も調べることができる。
じた時のシステムダウンを最小とすることができ、動作
を継続することができる。また、リアルタイム制御回路
１００のデバッグ中に異常が発生した場合は、ＭＰＵの
処理を停止させ、リスタート＆データメモリ８０および
Ｉ／Ｏデータメモリ９０の内容をチェックすることによ
り、異常発生の原因も調べることができる。
【００２８】
【発明の効果】本発明によれば、複数の処理装置により
制御を行うリアルタイム制御システムにおいて、アドレ
スチェック回路と作動チェック回路を設け、アドレスチ
ェック回路と作動チェック回路が異常を検出したとき処
理装置を切り替え処理を再スタートさせることができ
る。
制御を行うリアルタイム制御システムにおいて、アドレ
スチェック回路と作動チェック回路を設け、アドレスチ
ェック回路と作動チェック回路が異常を検出したとき処
理装置を切り替え処理を再スタートさせることができ
る。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明するブロック図
【図３】 本発明の実施例の動作を説明する図
【図４】 従来例を説明するブロック図
１００、１００Ａ リアルタイム制御回路 １１〜１ｎ 制御回路 １１Ａ、１２Ａ ＭＰＵ ２０ ＲＯＭ ３０ ＲＡＭ ４０ Ｉ／Ｏ回路 ５０ アドレスチェック回路 ６０ 作動チェック回路 ７０ 切替回路 ８０ リスタート＆データメモリ ９０ Ｉ／Ｏデータメモリ ＳＢ サブルーチン Ｆ フラグメモリ
Claims (2)
- 【請求項１】 電子装置を制御する複数の制御回路を備
えるリアルタイム制御回路であって、 電子装置の動作を制御する複数の制御回路（１１〜１
ｎ）と、 複数の前記制御回路（１１〜１ｎ）が制御動作を実行す
るためのプログラムを書き込んであるリードオンリメモ
リ（２０）と、 複数の前記制御回路（１１〜１ｎ）が制御動作を実行す
るために入出力するデータを書き込んでおくランダムア
クセスメモリ（３０）と、 複数の前記制御回路（１１〜１ｎ）が処理結果に基づい
て制御動作を実行するための入出力回路（４０）よりな
るリアルタイム制御回路（１００）において、 制御動作中の前記制御回路（１ｉ）が出力するアドレス
をチェックするアドレスチェック回路（５０）と、 制御動作中の前記制御回路（１ｉ）が作動していること
をチェックする作動チェック回路（６０）と、 前記アドレスチェック回路（５０）と前記作動チェック
回路（６０）の出力から異常を検出したとき、制御動作
中の前記制御回路（１ｉ）を次の前記制御回路（１ｊ）
切り替える切替回路（７０）を設け、 複数の前記制御回路（１１〜１ｎ）の中の一つの前記制
御回路（１ｉ）が制御動作中に、前記アドレスチェック
回路（５０）と前記動作チェック回路（６０）で前記制
御回路（１ｉ）の動作の正常性をチェックし、異常を検
出した場合は、前記切替回路（７０）により、前記処理
装置（１ｉ）から次の前記制御装置（１ｊ）に切り替え
制御動作を継続することを特徴とするチェック機能付リ
アルタイム制御回路。 - 【請求項２】 前項記載のチェック機能付リアルタイム
制御回路（１００）において、 複数の前記制御回路（１１〜１ｎ）が処理を実行するサ
ブルーチン（ＳＢ）の設定データと、該サブルーチン
（ＳＢ）の処理により発生するデータを書き込んでおく
リスタート＆データメモリ（８０）と、 該サブルーチンごとに発生する入出力データを書き込ん
でおく入出力データメモリ（９０）を設け、 複数の前記制御回路（１１〜１ｎ）の中の一つの前記制
御回路（１ｉ）が制御動作中に、該サブルーチン（Ｓ
Ｂ）の処理に入ったとき、該サブルーチン（ＳＢ）に必
要とする設定データを前記リスタート＆データメモリ
（８０）に書き込んだ後、該サブルーチン（ＳＢ）の処
理を開始し、該サブルーチン（ＳＢ）内のライト命令に
よるデータは前記リスタート＆データメモリ（８０）に
書き込んでおき、入出力データは前記入出力データメモ
リ（９０）に書き込んでおき、前記アドレスチェック回
路（５０）と動作チェック回路（６０）で前記制御回路
（１ｉ）の動作の正常性をチェックし、異常を検出した
場合は、前記切替回路（７０）により、前記処理装置
（１ｉ）から次の前記制御装置（１ｊ）に切り替え、前
記リスタート＆データメモリ（８０）に書き込んでおい
たデータを読み出し該サブルーチン（ＳＢ）の処理の途
中から再スタートすることを特徴とする請求項１記載の
チェック機能付リアルタイム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304210A JPH06149603A (ja) | 1992-11-16 | 1992-11-16 | チェック機能付リアルタイム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304210A JPH06149603A (ja) | 1992-11-16 | 1992-11-16 | チェック機能付リアルタイム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149603A true JPH06149603A (ja) | 1994-05-31 |
Family
ID=17930339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4304210A Withdrawn JPH06149603A (ja) | 1992-11-16 | 1992-11-16 | チェック機能付リアルタイム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149603A (ja) |
-
1992
- 1992-11-16 JP JP4304210A patent/JPH06149603A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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