JPH0137770B2 - - Google Patents
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- JPH0137770B2 JPH0137770B2 JP59213607A JP21360784A JPH0137770B2 JP H0137770 B2 JPH0137770 B2 JP H0137770B2 JP 59213607 A JP59213607 A JP 59213607A JP 21360784 A JP21360784 A JP 21360784A JP H0137770 B2 JPH0137770 B2 JP H0137770B2
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- Japan
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- error
- read
- processing means
- correct
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、エラー検出訂正回路、特に読み込ん
だデータに対してエラー検出訂正を行つてエラー
の無い正しい読み込みデータを作成するデータ処
理と、読み込んだデータの一部を新しいデータで
置き換えると共に、訂正済データをマージして、
エラーの無い正しい書き込みデータを作成するデ
ータ処理とを高速に行うと共に、訂正済みデータ
自身の読み出しを行うことのできるエラー検出訂
正回路に関する。
だデータに対してエラー検出訂正を行つてエラー
の無い正しい読み込みデータを作成するデータ処
理と、読み込んだデータの一部を新しいデータで
置き換えると共に、訂正済データをマージして、
エラーの無い正しい書き込みデータを作成するデ
ータ処理とを高速に行うと共に、訂正済みデータ
自身の読み出しを行うことのできるエラー検出訂
正回路に関する。
データ処理の一環として、読み込んだデータの
一部を書き換えることが、しばしば行われる。そ
の際、書き換えられたデータ中にエラーが存在し
ないようにエラー検出訂正回路を構成することが
必要であるが、もし、書き換えられる前のデータ
を取り出す場合には、このデータにもエラーが存
在しないようにエラー検出訂正回路を構成するこ
とが必要である。
一部を書き換えることが、しばしば行われる。そ
の際、書き換えられたデータ中にエラーが存在し
ないようにエラー検出訂正回路を構成することが
必要であるが、もし、書き換えられる前のデータ
を取り出す場合には、このデータにもエラーが存
在しないようにエラー検出訂正回路を構成するこ
とが必要である。
第２図及び第３図は、このようなデータ処理に
おける従来のエラー検出訂正回路例を示したもの
である。
おける従来のエラー検出訂正回路例を示したもの
である。
第２図において、図示しない記憶装置や他のレ
ジスタから読み込まれたデータＤ２０は、データ
レジスタ（FDR）２１に保持される。FDR２１
から読み出されたデータＤ２１は、シンドローム
生成回路（SG）２２でシンドロームデータＤ２
２に変換される。デコーダ回路（DEC）２３は、
このシンドロームデータＤ２２に基づいてデータ
Ｄ２０に存在するエラーが１ビツトエラーか、そ
の他のエラーであるか、又はエラー無しのデータ
であるかを判断して判断データＤ２３を生成す
る。エラー訂正回路（DC）２４にこの判断デー
タＤ２３及びFDR２１からデータＤ２１が加え
られると、DC２４は、この判断データＤ２３に
基づいてデータＤ２１に存在するエラーを訂正し
たデータＤ２４を生成する。このデータＤ２４
は、最初に読み込まれたデータＤ２０中に存在す
るエラーを訂正した正しい読み込みデータとな
り、出力端Ｐから読み出される。
ジスタから読み込まれたデータＤ２０は、データ
レジスタ（FDR）２１に保持される。FDR２１
から読み出されたデータＤ２１は、シンドローム
生成回路（SG）２２でシンドロームデータＤ２
２に変換される。デコーダ回路（DEC）２３は、
このシンドロームデータＤ２２に基づいてデータ
Ｄ２０に存在するエラーが１ビツトエラーか、そ
の他のエラーであるか、又はエラー無しのデータ
であるかを判断して判断データＤ２３を生成す
る。エラー訂正回路（DC）２４にこの判断デー
タＤ２３及びFDR２１からデータＤ２１が加え
られると、DC２４は、この判断データＤ２３に
基づいてデータＤ２１に存在するエラーを訂正し
たデータＤ２４を生成する。このデータＤ２４
は、最初に読み込まれたデータＤ２０中に存在す
るエラーを訂正した正しい読み込みデータとな
り、出力端Ｐから読み出される。
一方、この訂正されたデータＤ２４は、修正デ
ータＤ２５とともにデータアライナ（ALIN）２
５に入力される。ALIN２５は、修正データＤ２
５によりデータＤ２４のどの部分に書き込むかを
選択し、データＤ２４の所定の部分に修正データ
２５の書き込みを行つたデータＤ２６を作成す
る。
ータＤ２５とともにデータアライナ（ALIN）２
５に入力される。ALIN２５は、修正データＤ２
５によりデータＤ２４のどの部分に書き込むかを
選択し、データＤ２４の所定の部分に修正データ
２５の書き込みを行つたデータＤ２６を作成す
る。
チエツクビツト生成回路（CG）２６は、この
書き込み後のデータＤ２６に対してエラーチエツ
ク用のチエツクビツトＤ２７を生成する。書き込
み後のデータＤ２６にこのチエツクビツトＤ２７
を組み合せたものがデータＤ２８として出力端Ｑ
から出力され、図示しない記憶装置等に書き込ま
れる。
書き込み後のデータＤ２６に対してエラーチエツ
ク用のチエツクビツトＤ２７を生成する。書き込
み後のデータＤ２６にこのチエツクビツトＤ２７
を組み合せたものがデータＤ２８として出力端Ｑ
から出力され、図示しない記憶装置等に書き込ま
れる。
この第２図のエラー検出訂正回路によれば、エ
ラーのない正しい書き込みデータＤ２８が取り出
せるとともに、書き換え前の正しい読み込みデー
タＤ２４も読み出すことができるが、全ての回路
が直列に構成され、読み込まれたデータのエラー
検出訂正処理と他のデータの書き込み処理とが直
列に行われるため全体の処理時間が長くなるとい
う問題があつた。
ラーのない正しい書き込みデータＤ２８が取り出
せるとともに、書き換え前の正しい読み込みデー
タＤ２４も読み出すことができるが、全ての回路
が直列に構成され、読み込まれたデータのエラー
検出訂正処理と他のデータの書き込み処理とが直
列に行われるため全体の処理時間が長くなるとい
う問題があつた。
第３図は、読み込まれたデータに他のデータを
書き込む場合のエラー検出訂正処理時間が短かく
なるように構成された従来例を示したものであ
る。第３図において、図示しない記憶装置や他の
レジスタから読み込まれたデータＤ３０は、第２
図の場合と同様に、データレジスタ（FDR）３
１に保持され、それから読み出されたデータＤ３
１は、シンドローム生成回路（SG）３２でシン
ドロームデータＤ３２に変換され、デコーダ回路
（DEC）３３は、このシンドロームデータＤ３２
に基づいてデータＤ３０に存在するエラーの内容
を判断して判断データＤ３３を生成してエラー訂
正回路（DC）３４に加える。
書き込む場合のエラー検出訂正処理時間が短かく
なるように構成された従来例を示したものであ
る。第３図において、図示しない記憶装置や他の
レジスタから読み込まれたデータＤ３０は、第２
図の場合と同様に、データレジスタ（FDR）３
１に保持され、それから読み出されたデータＤ３
１は、シンドローム生成回路（SG）３２でシン
ドロームデータＤ３２に変換され、デコーダ回路
（DEC）３３は、このシンドロームデータＤ３２
に基づいてデータＤ３０に存在するエラーの内容
を判断して判断データＤ３３を生成してエラー訂
正回路（DC）３４に加える。
一方、FDR３１からのデータＤ３１は、新し
いデータＤ３４とともにデータアライナ
（ALIN）３５に入力される。ALIN３５は、デ
ータＤ３１の所定の部分に新しいデータＤ３４の
書き込みを行つたデータＤ３５を作成する。
いデータＤ３４とともにデータアライナ
（ALIN）３５に入力される。ALIN３５は、デ
ータＤ３１の所定の部分に新しいデータＤ３４の
書き込みを行つたデータＤ３５を作成する。
チエツクビツト生成回路（CG）３６は、この
書き込みデータＤ３５に対してエラーチエツク用
のチエツクビツトＤ３６を生成する。
書き込みデータＤ３５に対してエラーチエツク用
のチエツクビツトＤ３６を生成する。
書き込みデータＤ３５の一方は、DC３４に加
えられる。DC３４は、DEC３３から加えられた
判断データＤ３３に基づいてデータＤ３５に存在
するエラーを訂正し、エラーの無い正しい書き込
みデータＤ３４として出力端Ｒに出力する。
えられる。DC３４は、DEC３３から加えられた
判断データＤ３３に基づいてデータＤ３５に存在
するエラーを訂正し、エラーの無い正しい書き込
みデータＤ３４として出力端Ｒに出力する。
さらに、この正しい書き込みデータＤ３４は
CG３６からチエツクビツトＤ３６と組み合され、
データＤ３７として出力端Ｓより出力され、図示
しない記憶装置等に書き込まれる。なお、ALIN
３５により作成された書き込みデータＤ３５の中
にエラーが存在することが判断データＤ３３によ
り判明した場合には、そのデータ部分につきCG
３６が生成したチエツクビツトＤ３６を反転した
ものと書き込まれた正しいデータＤ３４が組み合
されるが、その詳細な回路構成の説明は省略す
る。
CG３６からチエツクビツトＤ３６と組み合され、
データＤ３７として出力端Ｓより出力され、図示
しない記憶装置等に書き込まれる。なお、ALIN
３５により作成された書き込みデータＤ３５の中
にエラーが存在することが判断データＤ３３によ
り判明した場合には、そのデータ部分につきCG
３６が生成したチエツクビツトＤ３６を反転した
ものと書き込まれた正しいデータＤ３４が組み合
されるが、その詳細な回路構成の説明は省略す
る。
この第３図のエラー検出訂正回路によれば、デ
ータのエラー検出訂正処理とデータの書き換え及
びエラーチエツクビツトの生成処理とが並列して
実行されるため、全体の処理時間は短縮される
が、第２図のデータＤ２４に当る書き換え前の正
しい読み込みデータを取り出すことができないと
いう不都合がある。
ータのエラー検出訂正処理とデータの書き換え及
びエラーチエツクビツトの生成処理とが並列して
実行されるため、全体の処理時間は短縮される
が、第２図のデータＤ２４に当る書き換え前の正
しい読み込みデータを取り出すことができないと
いう不都合がある。
従来のデータの書き込みを行う場合のエラー検
出訂正回路は、第２図と第３図で説明したよう
に、書き換え前の正しい読み込みデータと書き換
えを行つた後の正しい書き込みデータの両者を共
に取り出せるようにすると全体の処理時間が大き
くなり、全体の処理時間を短縮したものは、書き
換え前の正しい読み込みデータを取り出せないと
いう問題があつた。特に読み出した結果に基き、
データを更新し、更に記憶装置に書き込むまでの
間、記憶装置を専用する場合においては、システ
ムの効率向上を阻止するという問題点もあつた。
出訂正回路は、第２図と第３図で説明したよう
に、書き換え前の正しい読み込みデータと書き換
えを行つた後の正しい書き込みデータの両者を共
に取り出せるようにすると全体の処理時間が大き
くなり、全体の処理時間を短縮したものは、書き
換え前の正しい読み込みデータを取り出せないと
いう問題があつた。特に読み出した結果に基き、
データを更新し、更に記憶装置に書き込むまでの
間、記憶装置を専用する場合においては、システ
ムの効率向上を阻止するという問題点もあつた。
本発明は、前記問題点を解消し、書き換え前の
正しい読み込みデータと書き換えを行つた後の正
しい書き込みデータの両者を共に取り出せるよう
にすると共に全体の処理時間を短縮させるように
したエラー検出訂正回路を提供するもので、その
手段として、読み込んだデータの一部に新しいデ
ータを書き込む場合のエラー検出訂正回路におい
て、読み込んだデータに対するエラー検出及び訂
正を行う第１のデータ処理手段と、この第１のデ
ータ処理手段に並列に設けられ、読み込んだデー
タの一部を新しいデータに置き換えて書き込みデ
ータを作成する第２のデータ処理手段と、これら
第１及び第２のデータ処理手段からのデータを受
け、書き換えられたデータを含むデータ部分につ
いては第２のデータ処理手段のデータを選択し、
その他のデータ部分については第１のデータ処理
手段のデータを選択してエラーの無い書き込みデ
ータを作成する第３のデータ処理手段を設けるよ
うに構成したものである。
正しい読み込みデータと書き換えを行つた後の正
しい書き込みデータの両者を共に取り出せるよう
にすると共に全体の処理時間を短縮させるように
したエラー検出訂正回路を提供するもので、その
手段として、読み込んだデータの一部に新しいデ
ータを書き込む場合のエラー検出訂正回路におい
て、読み込んだデータに対するエラー検出及び訂
正を行う第１のデータ処理手段と、この第１のデ
ータ処理手段に並列に設けられ、読み込んだデー
タの一部を新しいデータに置き換えて書き込みデ
ータを作成する第２のデータ処理手段と、これら
第１及び第２のデータ処理手段からのデータを受
け、書き換えられたデータを含むデータ部分につ
いては第２のデータ処理手段のデータを選択し、
その他のデータ部分については第１のデータ処理
手段のデータを選択してエラーの無い書き込みデ
ータを作成する第３のデータ処理手段を設けるよ
うに構成したものである。
第１のデータ処理手段は、読み込んだデータに
対してエラーの検出及び訂正を行つて、エラーの
無い正しい読み込みデータを作成する。第１のデ
ータ処理手段と並列に設けられた第２のデータ処
理手段は、読み込んだデータの一部を書き換えて
書き込みデータを作成する。第３のデータ処理手
段は、これら第１及び第２のデータ処理手段から
のデータを受け、書き換えられたデータ部分につ
いては第２のデータ処理手段のデータを選択し、
その他のデータ部分については第１のデータ処理
手段のデータを選択することにより、エラーの無
い正しい書き込みデータを作成する。これにより
エラーの無い正しい読み込みデータとエラーの無
い正しい書き込みデータとを共に取り出すことが
でき、かつ、それらのデータ処理を短時間で行う
ことができる。
対してエラーの検出及び訂正を行つて、エラーの
無い正しい読み込みデータを作成する。第１のデ
ータ処理手段と並列に設けられた第２のデータ処
理手段は、読み込んだデータの一部を書き換えて
書き込みデータを作成する。第３のデータ処理手
段は、これら第１及び第２のデータ処理手段から
のデータを受け、書き換えられたデータ部分につ
いては第２のデータ処理手段のデータを選択し、
その他のデータ部分については第１のデータ処理
手段のデータを選択することにより、エラーの無
い正しい書き込みデータを作成する。これにより
エラーの無い正しい読み込みデータとエラーの無
い正しい書き込みデータとを共に取り出すことが
でき、かつ、それらのデータ処理を短時間で行う
ことができる。
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は、本発明の一実施例の構成をブロツク
図で示したものである。第１図において、１１は
データレジスタ（FDR）で、読み込まれたデー
タを保持する。１２はシンドローム生成回路
（SG）で、入力データにおけるエラー検出用のシ
ンドロームデータを生成する。１３はデコーダ回
路（DEC）で、シンドロームデータに基づいて、
そのデータに存在するエラーが１ビツトエラーで
あるか、その他のエラーであるか、又はエラー無
であるか等のエラーの内容を判断して判断データ
D11を生成する。１４はエラー訂正回路（DC）
で、判断データD11に基づいて元の読み込みデー
タD10に存在するエラーを訂正して、エラーの無
い正しい読み込みデータD14を出力する。１５は
データアライナ（ALIN）で、読み込みデータの
所定の部分に新しいデータの書き込みを行つて読
み込みデータの書き換えを行う。１６はチエツク
ビツト生成回路（CG）で、入力された書き込み
データに対するECC（エラー訂正コード）として
のチエツクビツトを生成する。１７はインバータ
（INV）、１８及び１９はマルチプレクサ
（MPX）、Ｔ及びＵは出力端である。
図で示したものである。第１図において、１１は
データレジスタ（FDR）で、読み込まれたデー
タを保持する。１２はシンドローム生成回路
（SG）で、入力データにおけるエラー検出用のシ
ンドロームデータを生成する。１３はデコーダ回
路（DEC）で、シンドロームデータに基づいて、
そのデータに存在するエラーが１ビツトエラーで
あるか、その他のエラーであるか、又はエラー無
であるか等のエラーの内容を判断して判断データ
D11を生成する。１４はエラー訂正回路（DC）
で、判断データD11に基づいて元の読み込みデー
タD10に存在するエラーを訂正して、エラーの無
い正しい読み込みデータD14を出力する。１５は
データアライナ（ALIN）で、読み込みデータの
所定の部分に新しいデータの書き込みを行つて読
み込みデータの書き換えを行う。１６はチエツク
ビツト生成回路（CG）で、入力された書き込み
データに対するECC（エラー訂正コード）として
のチエツクビツトを生成する。１７はインバータ
（INV）、１８及び１９はマルチプレクサ
（MPX）、Ｔ及びＵは出力端である。
次に第１図の動作について説明する。図示しな
い記憶装置又はレジスタ等から読み込まれたデー
タＤ１０は、FDR１１に保持される。FDR１１
から読み出されたデータＤ１１は、SG１２でシ
ンドロームデータＤ１２に変換される。DEC１
３は、このシンドロームデータＤ１２に基づいて
データＤ１１すなわち読み込みデータＤ１０に存
在するエラーの内容を判断して、判断データＤ１
３を生成する。DC１４にこの判断データＤ１３
及びFDR１１からデータＤ１１が加えられると、
DC１４は、この判断データＤ１３に基づいてデ
ータＤ１１に存在するエラーを訂正したデータＤ
１４を出力する。このデータＤ１４は、最初に読
み込まれたデータＤ１０中に存在するエラーを訂
正したエラーの無い正しい読み込みデータであ
り、出力端Ｔから読み出される。
い記憶装置又はレジスタ等から読み込まれたデー
タＤ１０は、FDR１１に保持される。FDR１１
から読み出されたデータＤ１１は、SG１２でシ
ンドロームデータＤ１２に変換される。DEC１
３は、このシンドロームデータＤ１２に基づいて
データＤ１１すなわち読み込みデータＤ１０に存
在するエラーの内容を判断して、判断データＤ１
３を生成する。DC１４にこの判断データＤ１３
及びFDR１１からデータＤ１１が加えられると、
DC１４は、この判断データＤ１３に基づいてデ
ータＤ１１に存在するエラーを訂正したデータＤ
１４を出力する。このデータＤ１４は、最初に読
み込まれたデータＤ１０中に存在するエラーを訂
正したエラーの無い正しい読み込みデータであ
り、出力端Ｔから読み出される。
一方、FDR１１からのデータＤ１１は、この
データＤ１１の一部を修正する新しいデータＤ１
５と共にALIN１５に加えられる。ALIN１５
は、データＤ１１の所定の部分に新しいデータＤ
１５の書き込みを行つたデータＤ１６を作成す
る。
データＤ１１の一部を修正する新しいデータＤ１
５と共にALIN１５に加えられる。ALIN１５
は、データＤ１１の所定の部分に新しいデータＤ
１５の書き込みを行つたデータＤ１６を作成す
る。
CG１６は、この書き込みデータＤ１６に対し
てECC用のチエツクビツトＤ１７を生成する。
てECC用のチエツクビツトＤ１７を生成する。
MPX１８は、DC１４からの正しい読み込みデ
ータＤ１４とALIN１５からの書き込みデータＤ
１６を受け、書き換えられたデータ部分について
はデータＤ１６の方を選択し、その他のデータ部
分についてはデータＤ１４を選択して、エラーの
無い正しい書き込みデータＤ１８を出力する。こ
の正しい書き込みデータＤ１８は、MPX１９か
ら出力されたECC用のチエツクビツトＤ１９と
組み合されて出力端Ｕより読み出されて、図示し
ない記憶装置等に書き込まれる。
ータＤ１４とALIN１５からの書き込みデータＤ
１６を受け、書き換えられたデータ部分について
はデータＤ１６の方を選択し、その他のデータ部
分についてはデータＤ１４を選択して、エラーの
無い正しい書き込みデータＤ１８を出力する。こ
の正しい書き込みデータＤ１８は、MPX１９か
ら出力されたECC用のチエツクビツトＤ１９と
組み合されて出力端Ｕより読み出されて、図示し
ない記憶装置等に書き込まれる。
ところで、MPX１８でデータＤ１４とデータ
Ｄ１６の内容を選択してデータＤ１８を作成する
場合、選択されたデータＤ１６の書き換えられた
部分に当るデータＤ１４中にエラーが存在しない
場合は、CG１６の生成したチエツクビツトＤ１
７がそのままデータＤ１８のチエツクビツトとし
て使用できるが、前記データＤ１４中にエラーが
存在する場合は、チエツクビツトＤ１７を修正す
ることが必要になる。読み込みデータＤ１０中に
存在するエラーとして１ビツトエラーの場合を考
えれば実際上充分であるので、前記データＤ１４
中にエラー（１ビツトエラー）が存在する場合
は、INV１７によりチエツクビツトＤ１７中の
対応するビツトを反転するようにすればよい。
MPX１９は、前記書き換えられたデータＤ１４
中にエラーの無いときはチエツクビツトＤ１７を
選択し、エラーの有るときはINV１７によつて
反転されたチエツクビツトＤ１７を選択してチエ
ツクビツトＤ１９とする。
Ｄ１６の内容を選択してデータＤ１８を作成する
場合、選択されたデータＤ１６の書き換えられた
部分に当るデータＤ１４中にエラーが存在しない
場合は、CG１６の生成したチエツクビツトＤ１
７がそのままデータＤ１８のチエツクビツトとし
て使用できるが、前記データＤ１４中にエラーが
存在する場合は、チエツクビツトＤ１７を修正す
ることが必要になる。読み込みデータＤ１０中に
存在するエラーとして１ビツトエラーの場合を考
えれば実際上充分であるので、前記データＤ１４
中にエラー（１ビツトエラー）が存在する場合
は、INV１７によりチエツクビツトＤ１７中の
対応するビツトを反転するようにすればよい。
MPX１９は、前記書き換えられたデータＤ１４
中にエラーの無いときはチエツクビツトＤ１７を
選択し、エラーの有るときはINV１７によつて
反転されたチエツクビツトＤ１７を選択してチエ
ツクビツトＤ１９とする。
以上述べたように、出力端Ｔからは、エラーの
ない正しい読み込みデータＤ１４が取り出され、
出力端Ｕからは、エラーの正しい書き込みデータ
Ｄ１８にECCを付加したものを取り出すことが
できる。そして、正しい読み込みデータＤ１４を
作成する処理と読み込みデータに書き込みを行つ
て書き込みデータを作成する処理とが並列して行
われるので全体の処理時間を短縮することができ
る。
ない正しい読み込みデータＤ１４が取り出され、
出力端Ｕからは、エラーの正しい書き込みデータ
Ｄ１８にECCを付加したものを取り出すことが
できる。そして、正しい読み込みデータＤ１４を
作成する処理と読み込みデータに書き込みを行つ
て書き込みデータを作成する処理とが並列して行
われるので全体の処理時間を短縮することができ
る。
このように、本発明は、正しい読み込みデータ
と正しい書き込みデータがともにえられるので、
読み込みデータの書き換えを行つていると同時
に、読み込みデータの内容を判断することができ
る。したがつて、例えば、本発明のエラー検出訂
正回路によりセマフオ（Semaphore）ビツトの
読み書きを行う場合、セマフオビツトを“１”に
書き換えてしまつても、出力端子Ｔからは書き換
える前の状態が得られるので、先行して“１”を
書き込んでしまつても、元々の値を知ることがで
きる。
と正しい書き込みデータがともにえられるので、
読み込みデータの書き換えを行つていると同時
に、読み込みデータの内容を判断することができ
る。したがつて、例えば、本発明のエラー検出訂
正回路によりセマフオ（Semaphore）ビツトの
読み書きを行う場合、セマフオビツトを“１”に
書き換えてしまつても、出力端子Ｔからは書き換
える前の状態が得られるので、先行して“１”を
書き込んでしまつても、元々の値を知ることがで
きる。
セマフオとは、セマフオビツト“０”の時は非
専有、“１”の時は専有済みを示しているもので
あり、排他制御で使用されるものである。このセ
マフオ制御でも、予め“１”を書き込む制御を行
なえば、単に並列処理による高速化だけでなく、
読み出した内容を一時保管して記憶装置へ“０”
を書き込むという制御でなく、先行して“１”を
書き込むという先行制御による高速化も行なわれ
る。したがつて、セマフオのチエツク、書き込み
をする間、他からのアクセスを禁止しているか
ら、この禁止時間の短縮化という効果もある。
専有、“１”の時は専有済みを示しているもので
あり、排他制御で使用されるものである。このセ
マフオ制御でも、予め“１”を書き込む制御を行
なえば、単に並列処理による高速化だけでなく、
読み出した内容を一時保管して記憶装置へ“０”
を書き込むという制御でなく、先行して“１”を
書き込むという先行制御による高速化も行なわれ
る。したがつて、セマフオのチエツク、書き込み
をする間、他からのアクセスを禁止しているか
ら、この禁止時間の短縮化という効果もある。
以上説明したように、本発明によれば、正しい
読み込みデータを作成する処理と読み込みデータ
の書き換えを行つて書き込みデータを作成する処
理を並行して実行し、さらに両データを選択して
正しい書き込みデータを作成するようにしたの
で、エラーの無い正しい読み込みデータとエラー
の無い正しい書き込みデータを共に取り出すこと
ができるとともに、全体の処理時間を短縮したエ
ラー検出訂正回路を実現することができる。
読み込みデータを作成する処理と読み込みデータ
の書き換えを行つて書き込みデータを作成する処
理を並行して実行し、さらに両データを選択して
正しい書き込みデータを作成するようにしたの
で、エラーの無い正しい読み込みデータとエラー
の無い正しい書き込みデータを共に取り出すこと
ができるとともに、全体の処理時間を短縮したエ
ラー検出訂正回路を実現することができる。
第１図は本発明の一実施例の説明図、第２図及
び第３図は従来のエラー検出訂正回路を示す。 図中、１１，２１，３１はデータレジスタ
（FDR）、１２，２２，３２はシンドローム生成
回路（SG）、１３，２３，３３はデコーダ
（DEC）、１４，２４，３４はエラー訂正回路
（DC）、１５，２５，３５はデータアライナ
（ALIN）、１６，２６，３６はチエツクビツト生
成回路（CG）、１７はインバータ（INV）、１８
と１９はマルチプレクサ（MPX）、Ｄ１０〜Ｄ３
７はデータを示す。
び第３図は従来のエラー検出訂正回路を示す。 図中、１１，２１，３１はデータレジスタ
（FDR）、１２，２２，３２はシンドローム生成
回路（SG）、１３，２３，３３はデコーダ
（DEC）、１４，２４，３４はエラー訂正回路
（DC）、１５，２５，３５はデータアライナ
（ALIN）、１６，２６，３６はチエツクビツト生
成回路（CG）、１７はインバータ（INV）、１８
と１９はマルチプレクサ（MPX）、Ｄ１０〜Ｄ３
７はデータを示す。
Claims (1)
- 【特許請求の範囲】 １ 読み込んだデータの一部に新しいデータを書
き込む場合のエラー検出訂正回路において、 読み込んだデータに対するエラー検出及び訂正
を行う第１のデータ処理手段と、 この第１のデータ処理手段に並行に設けられ、
読み込んだデータの一部を新しいデータに置き換
えて書き込みデータを作成する第２のデータ処理
手段と、 第２のデータ処理手段より前記読み込んだデー
タの一部を新しいデータに置き換えた書き込みデ
ータを選択し、第１のデータ処理手段より前記読
み込んだデータに対するエラー訂正を行つたデー
タを選択してエラーの無い書き込みデータを作成
する第３のデータ処理手段、 を備えたことを特徴とするエラー検出訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213607A JPS61112245A (ja) | 1984-10-12 | 1984-10-12 | エラ−検出訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213607A JPS61112245A (ja) | 1984-10-12 | 1984-10-12 | エラ−検出訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61112245A JPS61112245A (ja) | 1986-05-30 |
| JPH0137770B2 true JPH0137770B2 (ja) | 1989-08-09 |
Family
ID=16641979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213607A Granted JPS61112245A (ja) | 1984-10-12 | 1984-10-12 | エラ−検出訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112245A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19928917A1 (de) * | 1999-06-24 | 2000-12-28 | Bosch Gmbh Robert | Drucksensorvorrichtung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161230A (en) * | 1974-11-26 | 1976-05-27 | Fujitsu Ltd | Ayamariteiseikinono seigyohoshiki |
| JPS5729797B2 (ja) * | 1975-01-16 | 1982-06-24 | ||
| JPS54157045A (en) * | 1978-05-31 | 1979-12-11 | Fujitsu Ltd | Memory unit |
-
1984
- 1984-10-12 JP JP59213607A patent/JPS61112245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61112245A (ja) | 1986-05-30 |
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