JPS592057B2 - エラ−訂正・検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明は電子計算機等に用いられる記憶装置のエラーの
訂正・検出方式に関する。

さらに詳細には、１ビット（ｍビット）のエラーを検出
して訂正し、多ビット（ｍ＋１ビット以上）のエラーを
検出するエラー訂正・検出方式に関する。記憶装置の信
頼度を向上させる目的で、１ビットエラー訂正、２ビッ
トエラー検出可能なハミング符号（以下Ｓｉｎｇｌｅｂ
ｉｔＥｒｒｏｒＣｏｒｒｅｃ一ｔｉｏｌｌ−Ｄｏｕｂｌ
ｅｂｉｔｓＥｒｒｏｒＤｅｔｅｃｔｉｏｎのの頭文字を
取つてＳＥＣ−ＤＥＤ符号と略すが、ＥｒｒｏｒＣｈｅ
ｃｋａｎｄＣｏｒｒｅｃｔｉｏｎの頭文字を取つてＥＣ
Ｃ符号と称される場合もある。

）を採用した装置が実用化されている。このＳＥＣ−Ｄ
ＥＤ符号の原理については周知のことであるが一応ここ
で紹介する。原情報（データ）ｎビット、これに誤り訂
正用冗長ビットに’ビットを加えてハミング符号を構成
すると、訂正を要する位置（ｎ＋に’のうちのいずれか
）および誤りの有無を識別す、る必要から２に−（ｎｆ
に′＋１）２０・・・・・・・・・・・・・・・（１）
を満足しなければならない。

また２ビット誤り検出のために、さらに１ビツトの冗長
ビツトを付加すると全冗長ビツト数ｋはｋ＝ｋ′＋１と
なり（１）式は２ｋ−１−（ｎ＋ｋ）〉０・・・・・・
・・・・・・・・・・・・（２）となる。

例えばデータｎ＝６４ビツトならばｋは８ビツト必要と
なることが（２）式から知れる。以上の原理を採用した
エラー訂正・検出方式の従来の構成例を第１図に示す。
この構成例での記憶装置へのデータ書き込みは次のよう
に行なわれる。すなわち記憶装置４への書き込みデータ
１はｎビツトであり、まずＳＥＣ−ＤＥＤ符号発生回路
２へ送られる。ここでハミング符号の原理に従つてｋビ
ツトの冗長ビツトが付加され、書き込みＳＥＣ−ＤＥＤ
符号３が発生される。この符号のビツト数はｎ＋ｋビツ
トである。この書き込みデータを含む符号化情報が記憶
装置４へ書き込まれる。記憶装置４からのデータの読み
出しは次のように行なわれる。すなわち記憶装置４から
読み出される情報はデータを含む読み出しＳＥＣ−ＤＥ
Ｄ符号５である。この符号化された情報はＳＥＣＤＥＤ
回路６に送られその回路名が示すようにシングルビツト
のエラーのコレクシヨン（訂正）とダブルビツトエラ一
のデ゛エテクシヨン（検出）を行う。つまり記憶装置４
内で１ビツトエラ一が発生した場合は、このことを検出
し１ビツトエラ一検出線８１をオンにして外部に警告を
発するとともにそのエラービツトを正しい値に訂正する
。また２ビツト以上の多ビツトエラ一が発生した場合は
このことを検出し、多ピットエラー検出線８２をオンす
ることにより外部に警告を発することができる。ここで
注意しなくてはならないことは２ビツトエラ一発生時は
完全な検出ができるが、３ビツト以上の多ビツトエラ一
が発生した場合は後に述べるように完全な検出率は期待
できないことである。このようにして読み出しデータ７
は記臆装置４内でノーエラ一時および１ビツトエラ一時
には正しいデータとして用いることができる。記憶装置
４内で２ビツト以上のエラーが生じた場合は読み出しデ
ータ７は誤つた情報であるが、そのかわりに２ビツトエ
ラ一の場合は１００％確実な警告を、又３ビツト以上の
エラーの場合はある程度の警告を多ビツトエラ一検出線
８２を通して外部に知らせることができる。以上述べた
だけの構成でも１ビツトエラ一の訂正と２ビツト以下の
エラーの検出は確実にできた。

ところが３ビツト以上のエラーについては確実な検出が
望めない。この不確実性についてはいくつかの報告があ
るが、ほ（よ一致した結果を表１に示す。表１かられか
るように３ビツトエラ一をあたかも１ビツトエラ一が発
生しているかのように判定し、ここで判定したビツトを
訂正して正しいデータになつたつもりで処理を続行して
しまう割合が半分以上もあることである。

このことはより高信頼性を要求される計算機で特に問題
となつている。そこで従来考えている方法として、特願
昭５１一１５６５３５号が提案されているので、まずこ
の方法の概要を述べる。特願昭５１−１５６５３５号に
よれば、 ＳＥＣ−ＤＥＤ回路にて１ビツトエラ一として検出され
訂正された場合、訂正後のデータビツトを全て極性反転
し、この極性反転された訂正後のデータビツトから新た
に冗長ビツトを発生して再び記憶装置に書き込み、しか
る後概データビツトならびに冗長ビツトを読み出して、
ＳＥＣ−ＤＥＤ回路に与え、再びエラーが検出された場
合は３ビツトエラ一と判定するエラー訂正・検出方式を
提案している。

そしてデータが３ビツトエラ一を起こした場合、それを
あたかも１ビツトエラ一のように処理してしまい、その
後の計算処理に混乱を起してしまう問題を完全に摘出す
ることができる。前記従来技術の方式は、冗長ビツトに
１ビツトエラ一が発生した場合には３ビツトエラ一に誤
つて検出される場合がある。なぜならば、再書き込み動
作で極性反転したデータビツトに付加する冗長ビツトは
新たにＳＥＣ−ＤＥＤ符号発生器にて作成されるため、
１ビツトエラ一が冗長ビツトに発生するとこのエラーと
なつた冗長ビツトが記憶装置内でエラーとなる極性に作
成される場合があつて、再び記憶装置から読み出した冗
長ビツトはエラーとなる極性で読み出され、ＳＥＣ−Ｄ
ＥＤ回路は１ビツトエラ一を検出することになる。この
場合、上記従来方式では、３ビツトエラ一として処理す
ることになる。データｎビツトに対して冗長ビツトｋビ
ツトが付加された場合、１ビツトエラ一のうち冗長ビツ
トが１ビツトエラ一となる確率はｋ／（ｎ＋ｋ）でさら
に再書き込みのとき記憶装置上でエラーとなる極性に冗
長ビツトが作成される場合の冗長ビ１ｋツトの１ビツト
エラ一の起こる確率は一・２ｎ＋ｋ となる。

たとえば１１二６４ビツト、ｋ二８ビツトとすると一・
？＝−となる。２６４＋８１８ すなわち、１ビツトエラ一が検出されて正常に訂正した
にもかかわらず、一の確率で３ビツトゝ １８エラーと
して報告されることになり、せつかくの１ビツトエラ一
訂正機能が役に立たない場合が生じる。

このことは、信頼度を向上するために付加された上記従
来方式が、誤つたエラー検出を行ない、さらに１ビツト
エラ一の訂正機能を低下させることが大きな問題であつ
た。

この発明の目的は誤りの状態を正確に検出するエラー訂
正・検出方式を提係することにある。

本発明の他の目的は、１ビツトエラ一を３ビツトエラ一
と誤検出することなしに、３ビツト以上のエラーに対し
ても正確にエラー状態を報告してくれるエラー訂正・検
出方式を提供することにある。また多ビツトのエラーが
発生した場合でもある程度正しい情報に訂正してくれる
方式を提供することにある。

記憶装置内であるビツトのエラーが生じた場合、そのビ
ツトはエラーを生じたのと逆の極性で情報を書いたり、
読んだりする分には正常である場合がほとんどである。

特に固定的な故障の場合にはこのことが顕著である。故
に１ビツトエラ一が検出され正常に訂正された場合、訂
正後のデータビツトを全て極性反転し、この極性反転さ
れた訂正後のデータビツトから新たに冗長ビツトを発生
して、記憶装置に書き込み、しかる後該データビツトな
らびに冗長ビツトを読み出して、再びエラー検出訂正回
路から得られたデータビツトを記憶装置に書き込む前の
極性反転された訂正後のデータビツトと比較すれば一致
することになる。一方、本当はデータビツトの３ビツト
エラ一が発生したにもかかわらず他の１ビツトがエラー
であつたとして判定し、これに従つて訂正するために１
ビツトの極性反転をした場合は、全データを反転すると
本当に誤つていた３ビツトは再び誤り易い極性で書き込
まれることになり、再びエラー検出訂正回路から得られ
たデータビツトを記憶装置に書き込む前の極性反転され
た誤訂正後のデータビツトと比較すれば不一致になる。

第２図は本発明の一実施例であるエラー訂正・検出方式
のプロツク図を示すものである。

ＳＥＣ−ＤＥＤ回路６の出力である１ビツトエラ一検出
線８１は再試行制御回路１３を活性化するための制御線
である。

またＳＥＣ−ＤＥＤ回路６の出力である読み出しデータ
７は極性反転器９と比較器２３にそれぞれ入力されてい
る。極性反転器９の出力はデ゛一タレジスタ１１に入力
され、データレジスタ１１の出力は比較器２３とＳＥＣ
−ＤＥＤ符号発生回路２へそれぞれ入力されている。

再試行制御回路１３は記憶制衝回路１５、極性反転器９
および比較器２３をそれぞれ制御している。記憶制御回
路１５は記憶装置４の書き込み動作と読み出し動作を制
御している。比較器２３ではデータレジスタ１１から読
み出されたデータと、再度前記ＳＥＣ−ＤＥＤ回路６か
ら出力されたデータが比較される。本実施例においては
、比較器２３で比較されるデータの極性はもとのデータ
の極性に対して反転されたものどおしが比較される。勿
論、反転されないデータどおし、或いは異極性のデータ
どおしを比較する様に構成してもよいが、以下の説明で
は反転されたどうしが比較されるものとして説明する。
比較器２３における比較の結果一致しなければ、不一致
検出線２２がオンとなり誤訂正検出回路２０を起動し、
誤訂正検出線２１をオンとする。

これにより誤訂正が行なわれた旨検出される。本発明の
実施例動作概要を表２に示し、以下、本表に従つて動作
を説明する。表２において、ケース１は記憶装置４内で
冗長ビツト８ビツトは正常であるがデータ６４ビツトの
内の１ビツトＣが一方の極性であるＣを書いても逆の極
性Ｃとして読まれるため１ビツトエラ一となる場合であ
る。

この場合ＳＥＣ−ＤＥＤ符号発生回路２により付加され
た冗長ビツトＤ＋Ｅにより、ＳＥＣ−ＤＥＤ回路６は１
ビツトエラ一を検出し、１ビツトエラ一検出線８１をオ
ンとする。また誤リビツト位置を知りそのビツトＣを反
転して正常な値Ｃとする。本発明では第２図に示すよう
に、１ビツトエラ一検出線８１により、これ以後再試行
制御回路１３が活性化される。

これと同時に訂正後の読み出しデータ７は極性反転器９
に入力される。極性反転器９は再試行制御回路１３の出
力である反転器制御線１９により活性化されているから
ＳＥＣ−ＤＥＤ回路６によつて訂正された後の読み出し
データ７は極性反転されてデータレジスタ１↑に入力さ
れ、しかる後再書き込みデータ１２として再びＳＥＣ−
ＤＥＤ符号発生回路２へ入力される。

この再試行書き込みデータ１２は表２よりわかるように
Ａ＋Ｂ＋Ｃとなる。ＳＥＣ−ＤＥＤ符号発生回路２はこ
のデータに対応した冗長ビツトＤ′＋Ｅ′を再び付加し
て書き込みＳＥＣ−ＤＥＤ符号３Ａ＋百＋Ｃ−ｌ−Ｄ′
＋Ｅ′として出力する。この符号はビツトＣが記憶装置
４内でエラーとならない極性Ｃとして再試ｊ溝１御回路
１３の出力である記憶装置制御線１４の制御のもとで、
記憶制御回路１５を，駆動し、読み出し書き込み１駆動
線１６によつて記憶装置４に書き込まれ、読み出される
。ビツトＣ以外のＡ，Ｂ，Ｄ′，Ｅ′は両極性どちらで
もエラーとならないから、Ａ＋１＋Ｃ＋Ｄ′＋Ｅ′の書
き込みＳＥＣ−ＤＥＤ符号は結局記憶装置４内でエラー
を起こさずに読み出され、ＳＥＣ−ＤＥＤ符号５として
読み出されＳＥＣ−ＤＥＤ回路６に入力される。ＳＥＣ
−ＤＥＤ回路では誤りを検出しないから１ビツトエラ一
検出線８１、多ビツトエラ一検出線８２は共にオフであ
り、誤りビツト位置指定情報（本発明の場合、この隋報
はＳＥＣ−ＤＥＤ回路から外部に出力される必要はない
がＳＥＣ−ＤＥＤ回路内部では当然生成されている。

）はどのビツト位置も指定しない。したがつてＳＥＣ−
ＤＥＤ回路６の出力である読み出しデータ７はＡ＋Ｂ＋
Ｃとなる。このデータは、再試行制御回路１３の出力で
ある比較器制御線１８によつて活性化された比較器２３
において再書き込みデータ１２を保持しているデータレ
ジスタ１１の内容Ａ＋Ｂ＋Ｃと比較される。この結果、
不一致であることを示すデータ不一致検出線２２がオフ
になる。以上かられかるように本当に１ビツトしかエラ
ーのない場合、本発明のデータ反転による再試行動作後
の比較器２３におけるデータ部の比較結果は必ず一致す
るためにデータ不一致検出線がオフになることがわかつ
た。

ケース２は、記憶装置４内でデータビツトの６４ビツト
は正常であるが、冗長ビツト８ビツトの内の１ビツトＥ
が一方の極性であるＥを書いても逆の極性Ｅとして読ま
れるため、１ビツトエラ一となりさらに従来技術の方式
を用いると３ビツトエラ一と検出される場合である（Ｓ
ＥＣ−ＤＥＤ回路はデータだけの１ビツトエラ一を検出
するものではなく、冗長ビツトの１ビツトエラ一も検出
する）。

この場合ＳＥＣ−ＤＥＤ回路６は、１ビツトを検出し、
１ビツトエラ一検出線８１をオンとする。また誤りビツ
ト位置を知り、冗長ビツトＥを反転した値Ｅが正常な値
であると知るが、データビツトの訂正は行なわれないの
で（データに誤りはないので）読み出しデ゛一タ７はＡ
−Ｆ−Ｂ＋Ｃとなる。本発明では、第２図に示すように
、この読み出しデータは極性反転器９により極性反転さ
れた後、データレジスタ１１に入力され、さらにこの出
力が再試行書き込みデータ１２として再びＳＥＣ−ＤＥ
Ｄ符号発生回路２へ入力される。この時、極性反転器９
および記憶装置４は再試膚庸１樹回路１３の出力である
反転器制御線１９および記憶装置制御線１４により制御
されているのはケース１の場合と同様である。ここに得
られた再試行書き込みデータ１２は表２かられかるよう
に〜十Ｂ＋Ｃとなる。ＳＥＣ−ＤＥＤ符号発生回路２は
このデータに対応した冗長ビツトを再び付加して書き込
み、ＳＥＣ−ＤＥＤ符号として出力するｂこの時、付加
される冗長ビツトの内ビツトＥが、記憶装置４内でエラ
ーとなる極性Ｅとして付加されると、ＳＥＣ−ＤＥＤ符
号３はＡ＋百＋Ｃ＋Ｄ′＋Ｅとなる。これが記憶装置４
に書き込まれ、読み出されると、冗長ビツトのＥがＥと
なるエラーが発生して読み出される以外は、Ａ，Ｂ，Ｃ
，Ｄ′は両極性どちらでもエラーとならないから結局記
憶装置４から読み出されたＳＥＣ−ＤＥＤ符号５λ＋『
＋Ｃ＋Ｄ′＋ｒが、ＳＥＣ−ＤＥＤ回路６へ入力される
。ＳＥＣ−ＤＥＤ回路６では１ビツトエラ一を検出し、
誤リビツト位置情報は冗長ビツトＥにエラーが発生した
ことを知らせる。従来技術では、１回目の１ビツト誤り
として訂正したものは、再試行動作の結果、エラーが検
出されたときには実際には１ビツト誤りでなく、３ビツ
ト誤りであつて誤訂正であつたことが外部に知らされる
ことになる。しかし本発明によれば、ＳＥＣ−ＤＥＤ回
路にて再びエラーを検出してもＳＥＣ−ＤＥＤ回路から
得られる読み出しデータ７がＡ＋Ｂ＋Ｃであるから、こ
れを再書き込みデータ１２を保持しているデータレジス
タ１１の内容Ａ＋Ｂ＋Ｃと比較器２３にて比較すると完
全に一致がとれ、データ不一致検出線２２がオフになる
。

すなわち１ビツトエラ一と判定される。以上の説明によ
り、本発明のデータ反転による再試行動作後のデータ部
の比較結果は、冗長ビツトに１ビツトエラ一があつても
必ず一致がとれ、１ビツトエラ一を３ビツトエラ一とし
て判定されないことがわかつた。一方ケース３は記憶装
置４内でデータ６４ビツトの内の３ビツトＢが一方の極
性であるＢを書いても逆の極性Ｂとして読まれ、本来３
ビツトエラ一の多ビツトエラ一として検出されるべきな
のにもかかわらず、誤つてビツトＣの１ビツトのエラー
として処理してしまう場合である。

この場合ＳＥＣ−ＤＥＤ符号発生回路２により付加され
た冗長ビツトにより、ＳＥＣ−ＤＥＤ回路６は誤つて１
ビツトエラ一と検出してしまい１ビツトエラ一検出線８
１をオンとする。また誤つた誤りビツト位置Ｃを知りそ
のピットの極性を反転してＣとする。この時本当に誤つ
た３ビツトＢは誤つた極性Ｂのまま残る。本発明では第
２図に示すように、この訂正後の読み出しデータは極性
反転器９により極性反転されてデータレジスタに入力さ
れて、さらにこの出力が再試行書き込みデータ１２とし
て再びＳＥＣ−ＤＥＤ符号発生回路２へ入力される。こ
の時極性反転器９及び記憶装置４は再試行制御回路１３
の出力である反転器制御線１９及び記憶装置制御線１４
により制御されているのはケース１の場合と同様である
。ここに得られた再試行書き込みデータ１２は表２から
れかるようにＡ＋Ｂ＋Ｃとなる。ＳＥＣ−ＤＥＤ符号発
生回路２はこのデータに対応した冗長ビツＨア＋ビを再
び付加して書き込み、ＳＥＣ−ＤＥＤ符号３Ａ＋Ｂ十Ｃ
＋ぴ＋ビとして出力する。この符号は、ビツトＢが記憶
装置４内でエラーとなる極性Ｂとして書き込まれ、読み
出されることとなる。ビツトＢ以外のＡ，Ｃ，Ｙｆ，ｊ
は両極性のどちらでもエラーとはならないから八＋Ｂ＋
Ｃ＋Ｖ＋ビという書き込みＳＥＣ−ＤＥＤ符号は結局記
憶装置内で１回目と同様にＢがＢとなる３ビツトエラ一
を起こしＡ＋Ｂ＋Ｃ＋ぴ＋ビとなる。この読み出しＳＥ
Ｃ−ＤＥＤ符号５は３ビツトＢだけがエラーを起こして
いるので、あいかわらず３ビツトエラ一を１ビツトエラ
一として検出されるものであるから、これを入力したＳ
ＥＣ−ＤＥＤ回路６では再びビツトＣの１ビツトエラ一
として検出し、その極性Ｃを反転してＣとする。したが
つて読み出しデ゛一タ７はＡ＋Ｂ＋Ｃとなる。この読み
出しデータ７とデータレジスタ１１の内容Ａ＋Ｂ＋Ｃを
比較器２３にて比較すると不一致となり、データ不一致
検出線はオンとなるので、再試行制御回路の出力である
誤訂正検出回路制御線１７によつて活性化されている誤
訂正検出回路２０は第２図のゲート構成よりわかるよう
に誤訂正検出線２１をオンとする。これにより１回目の
１ビツト誤りとして訂正したものは、実際には１ビツト
誤りではなく、３ビツト誤りであつて誤訂正であつたこ
とが外部に知らされることになる。以上の例では記憶装
置内のエラー現象が固定であつた場合について述べたが
、現実には１回目と２回目で異なつたエラー現象を起す
ことがある。

たとえば誤りやすいビツトが３ビツトあつても１回目（
ま３ビ゛ツトエラ一となつても２回目では２ビツトしか
エラーにならない場合などである。このような場合でも
本方式は有効である。なぜならば誤訂正検出回路２０は
再試行動作後の比較器２３（こおける比較結果が、不一
致となればいつでも誤・訂正検出線２１をオンとするか
らである。本方式のもつもう一つの特徴は、固定エラー
の場合はエラー検出のみならず、エラー訂正が行えるこ
とにある。

表２かられかるように、２回目の訂正後、ＳＥＣ−ＤＥ
Ｄ符号はＡ＋Ｂ＋Ｃとなり全データを再び反転すれば３
ビツトの固定エラーは正常に訂正されていることになる
。なぜならばケース３の場合でもＡは正しく読み出し、
反転して書き込み、読み出し、再ぴ反転するのであるか
らＡそのものであり、Ｂは誤つて読み出し、反転して書
き込み、誤つて読み出し再び反転するのであるから正し
いＢの極性に戻り、Ｃは正しく読み出し、誤つて訂正（
反転）され、反転して書き込み、正しく読み出し更に誤
つて訂正（反転）され再び反転されるのであるから正し
いＣの極性に戻つていることによる。以上の説明により
、冗長ビツトに１ビツトエラ一が発生した場合、それを
あたかも３ビツトエラ一のように処理してしまう問題を
完全に解決できることがわかつた。

さらにデータが３ビツトエラ一を起した場合、それをあ
たかも１ビツトエラ一のように処理してしまい、その後
の計算機処理に混乱を起してしまう問題も完全に摘出で
きることがわかつた。

また記憶装置内のエラー現象が固定エラーと決まつてい
る場合には３ビツトエラ一の訂正さえもできることがわ
かつた。以上の例では３ビツトエラ一についての効果の
みについて記したが、５ビツト、７ビツトという奇数の
複数エラーを１ビツトエラ一とみなしてしまう場合もあ
り、これらの時にも本方式が効果あることは容易に類推
できる。

またここに述べたエラー検出訂正方式は記憶装置のみが
対象となるものではなく、信頼性が要求される装置なら
ばなににでも適用できることは明らかである。

さらに、１ビツトエラ一訂正、２ビツトエラ一検出につ
いて具体例を述べたが、本発明はｍビツトエラ一訂正（
ｍは１以上の正の整数）、ｍ＋１ビツトエラ一検出に拡
張してそのまま適用できる。

この場合、ｍが大きくなるほど冗長ビツトのビツト数を
増すだけである。本方式により冗長ビツトの１ビツトエ
ラ一を３ビツトエラ一と誤つて検出する従来方式の問題
点を完全に解決し、さらに３ビツト以上の記憶装置内の
データエラーを誤つて１ビツトエラ一として処理する誤
訂正の検出が行なえるようになつた。

このため計算機の信頼度が大巾に向上した。一方第２図
に示すような回路が必要となつたが、これらと同等の動
作は計算機のマイクロプログラムで行うことが可能であ
り、特別なハードウエアの付加は不要な場合が多い。さ
らに本方式は符号化の方法により影響を受けないため、
どのような符号化の方法においても採用できる。

また本方式により、記憶装置のエラー現象が固定である
場合は多ビツトエラ一でも検出のみならず訂正まで可能
となる。

このことは記憶装置の記憶素子に固定エラーしか起さな
いものを採用した場合はすこぶる顕著であるばかりでな
く、通常のＩＣメモリを採用した記憶装置などでも多ビ
ツトエラ一発生後にその正しい値を得る上で効果がある
。

【図面の簡単な説明】

第１図はＳＥＣ−ＤＥＤ符号を用いた装置のプロツク図
、第２図は本発明の一実施例を示すプロツク図である。 ２・・・・・・ＳＥＣ−ＤＥＤ符号発生器、４・・・・
・・記憶装置、６・・・・・・ＳＥＣ−ＤＥＤ回路、９
・・・・・・極性反転器、１１・・・・・・データレジ
スタ、１３・・・・・・再試行制御回路、１５・・・・
・・記憶制御回路、２０・・・・・・誤訂正検出回路、
２３・・・・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １ データビットに冗長ビットを付してｍビットのエラ
   ーを訂正し、ｍ＋１ビットのエラーを検出する方式にお
   いて、上記データビットと冗長ビットが記憶された記憶
   装置から両ビットを読み出してエラー検出訂正回路にて
   ｍビットエラーとして検出され訂正された場合、訂正後
   のデータビットを全て極性反転し、この訂正後の極性反
   転されたデータビットから新たに冗長ビットを発生して
   上記記憶装置に書き込み、しかる後該データビットなら
   びに冗長ビットを読み出して上記エラー検出訂正回路に
   与え、このエラー検出訂正回路から得られたデータビッ
   トと上記エラー検出訂生回路から初回に得られたデータ
   ビットとを比較し、この比較結果によりｍ＋１ビット以
   上のエラーであると判定することを特徴とするエラー訂
   正・検出方式。 ２ データビットを比較するために比較器を有し、該比
   較器においては極性の同じデータビットどおしが比較さ
   れることを特徴とする特許請求の範囲第１項記載のエラ
   ー訂正・検出方式。 ３ 比較器において、元のデータビットに対して反転さ
   れたデータビットが比較され、その結果一致しない場合
   のみｍ＋１ビット以上のエラーと判定することを特徴と
   する特許請求の範囲第２項記載のエラー訂正・検出方式
   。 ４ ｍ＝１であつて、データビットｎに対し、２＾ｋ＾
   −＾１−（ｎ＋ｋ）≧０を満足する冗長ビットｋが付加
   されて記憶装置に書き込まれることを特徴とする特許請
   求の範囲第１項乃至３項のいずれかの項記載のエラー訂
   正・検出方式。