JPH0137884B2 - - Google Patents
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- JPH0137884B2 JPH0137884B2 JP55125480A JP12548080A JPH0137884B2 JP H0137884 B2 JPH0137884 B2 JP H0137884B2 JP 55125480 A JP55125480 A JP 55125480A JP 12548080 A JP12548080 A JP 12548080A JP H0137884 B2 JPH0137884 B2 JP H0137884B2
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- current
- signal
- gain control
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は差動増幅器とカーレントミラー回路を
用いて構成した利得制御回路に関するものであ
る。
用いて構成した利得制御回路に関するものであ
る。
利得制御回路は入力信号に対する出力信号の大
きさを比率を任意に変化させる機能を有するもの
であり、かかる利得制御回路を半導体集積回路化
する場合には差動増幅器を用いて回路を構成する
ことが一般に行われている。
きさを比率を任意に変化させる機能を有するもの
であり、かかる利得制御回路を半導体集積回路化
する場合には差動増幅器を用いて回路を構成する
ことが一般に行われている。
第１図は差動増幅器を用いて構成した利得制御
回路の従来例を示したものであり、定電流源とし
てのトランジスタ５，６のコレクタにはそれぞれ
トランジスタ１，２、トランジスタ３，４で構成
される差動増幅器の共通エミツタが接続されてお
り、トランジスタ１と４のベースに制御信号入力
端子１４が又トランジスタ２と３のベースに制御
信号入力端子１５が接続され、トランジスタ１と
３のコレクタは直接電源２０に接続されるととも
に、トランジスタ２と４のコレクタは負荷抵抗１
６を介して電源２０に接続されている。制御信号
入力端子１４，１５には利得を制御する信号が互
いに反対位相で加えられる。トランジスタ２と４
のコレクタからはさらに出力信号がエミツタフオ
ロワートランジスタ１７のベースに供給され、そ
のエミツタ抵抗１８から出力信号は出力端子１９
に取り出されている。定電流源トランジスタ５，
６にはそれぞれエミツタ抵抗７，８が接続され、
ベースには抵抗９，１０を介してベースバイアス
電源１１からベースバイアス電圧が与えられてい
る。入力信号は入力端子１２から結合コンデンサ
１３を介して供給されている。
回路の従来例を示したものであり、定電流源とし
てのトランジスタ５，６のコレクタにはそれぞれ
トランジスタ１，２、トランジスタ３，４で構成
される差動増幅器の共通エミツタが接続されてお
り、トランジスタ１と４のベースに制御信号入力
端子１４が又トランジスタ２と３のベースに制御
信号入力端子１５が接続され、トランジスタ１と
３のコレクタは直接電源２０に接続されるととも
に、トランジスタ２と４のコレクタは負荷抵抗１
６を介して電源２０に接続されている。制御信号
入力端子１４，１５には利得を制御する信号が互
いに反対位相で加えられる。トランジスタ２と４
のコレクタからはさらに出力信号がエミツタフオ
ロワートランジスタ１７のベースに供給され、そ
のエミツタ抵抗１８から出力信号は出力端子１９
に取り出されている。定電流源トランジスタ５，
６にはそれぞれエミツタ抵抗７，８が接続され、
ベースには抵抗９，１０を介してベースバイアス
電源１１からベースバイアス電圧が与えられてい
る。入力信号は入力端子１２から結合コンデンサ
１３を介して供給されている。
第１図における利得制御の回路動作を以下に説
明する。
明する。
入力端子１２に印加された入力信号は結合コン
デンサ１３を介してトランジスタ５のベースに加
わるため、トランジスタ５のコレクタ電流は信号
電流を含んだ電流となつて差動接続トランジスタ
１と２のエミツタに流れる。トランジスタ１と２
のベースには制御信号入力端子１４と１５から直
流電圧が印加されており、この直流電圧を差動的
に変化させることにより、トランジスタ５のコレ
クタ電流がトランジスタ１と２に分配される割合
が変化する。このように制御されたトランジスタ
２のコレクタ電流が負荷抵抗１６に流れ、エミツ
タホロワトランジスタ１７を介して出力端子１９
に出力信号として取り出される。差動接続トラン
ジスタ３と４のエミツタ電流は、トランジスタ６
から供給される信号成分を含まない直流電流であ
り、この電流の分配の割合も前記の差動接続トラ
ンジスタ１と２と同様に制御信号入力端子１４と
１５間に印加される直流電圧によつて制御され
る。負荷抵抗１６にはトランジスタ２とトランジ
スタ４のコレクタ電流が流れるが、両者は互いに
逆方向に増減するので、トランジスタ５とトラン
ジスタ６のコレクタバイアス電流を等しく設定し
ておけば、負荷抵抗の両端の電位降下が一定に保
たれ、出力端子１９の直流動作点は制御信号入力
端子１４，１５に加える直流電圧による利得制御
によつても変動しない。従つてベースバイアス抵
抗９と１０、エミツタ抵抗７と８ま通常等しい抵
抗値に設定されている。
デンサ１３を介してトランジスタ５のベースに加
わるため、トランジスタ５のコレクタ電流は信号
電流を含んだ電流となつて差動接続トランジスタ
１と２のエミツタに流れる。トランジスタ１と２
のベースには制御信号入力端子１４と１５から直
流電圧が印加されており、この直流電圧を差動的
に変化させることにより、トランジスタ５のコレ
クタ電流がトランジスタ１と２に分配される割合
が変化する。このように制御されたトランジスタ
２のコレクタ電流が負荷抵抗１６に流れ、エミツ
タホロワトランジスタ１７を介して出力端子１９
に出力信号として取り出される。差動接続トラン
ジスタ３と４のエミツタ電流は、トランジスタ６
から供給される信号成分を含まない直流電流であ
り、この電流の分配の割合も前記の差動接続トラ
ンジスタ１と２と同様に制御信号入力端子１４と
１５間に印加される直流電圧によつて制御され
る。負荷抵抗１６にはトランジスタ２とトランジ
スタ４のコレクタ電流が流れるが、両者は互いに
逆方向に増減するので、トランジスタ５とトラン
ジスタ６のコレクタバイアス電流を等しく設定し
ておけば、負荷抵抗の両端の電位降下が一定に保
たれ、出力端子１９の直流動作点は制御信号入力
端子１４，１５に加える直流電圧による利得制御
によつても変動しない。従つてベースバイアス抵
抗９と１０、エミツタ抵抗７と８ま通常等しい抵
抗値に設定されている。
第１図に示したような従来の利得制御回路で
は、直流動作点を一定に保つために、電流補償用
の電流源と差動トランジスタ（第１図ではトラン
ジスタ３，４，６と抵抗８，１０）が必要であ
り、例えば並列に利得制御すべき入力信号が２つ
ある場合など、複数の入力信号を同時に利得制御
する場合においては、夫々の入力信号に対し夫々
１つの利得制御回路を必要とし、素子数の増大、
消費電流の増加を招き、これは特に半導体集積回
路化において好ましくない。
は、直流動作点を一定に保つために、電流補償用
の電流源と差動トランジスタ（第１図ではトラン
ジスタ３，４，６と抵抗８，１０）が必要であ
り、例えば並列に利得制御すべき入力信号が２つ
ある場合など、複数の入力信号を同時に利得制御
する場合においては、夫々の入力信号に対し夫々
１つの利得制御回路を必要とし、素子数の増大、
消費電流の増加を招き、これは特に半導体集積回
路化において好ましくない。
本発明の目的はこのような不都合をなくし、複
数の入力信号を同時に利得制御する場合には電流
補償用の電流源と差動トランジスタを共用して素
子数と消費電流の節減を図つた利得制御回路を得
ることにある。
数の入力信号を同時に利得制御する場合には電流
補償用の電流源と差動トランジスタを共用して素
子数と消費電流の節減を図つた利得制御回路を得
ることにある。
本発明による利得制御回路は、差動型式に接続
された第１および第２のトランジスタ、差動型式
に接続された第３および第４のトランジスタ、差
動型式に接続された第５および第６のトランジス
タ、第１および第２の入力信号がそれぞれ供給さ
れる第１および第２の信号入力端子、前記第１お
よび第２のトランジスタのエミツタ結合点と前記
第１の信号入力端子に結合され直流バイアス電流
と共に前記第１の入力信号に応じた信号電流を該
エミツタ結合点に供給する手段、前記第３および
第４のトランジスタのエミツタ結合点に結合され
前記直流バイアス電流と実質同一の直流バイアス
電流を該エミツタ結合点に供給する手段、前記第
５および第６のトランジスタのエミツタ結合点と
前記第２の信号入力端子に結合され前記直流バイ
アス電流と実質同一の直流バイアス電流と共に前
記第２の入力信号に応じた信号電流を該エミツタ
結合点に供給する手段、前記第１、第４および第
５のトランジスタのベースに共通接続された第１
の利得制御端子、前記第２、第３および第６のト
ランジスタのベースに共通接続された第２の利得
制御端子、これら第１および第２の利得制御端子
間に利得制御電圧を供給する手段、前記第３のト
ランジスタのコレクタに接続された電流入力端子
と前記第２および第６のトランジスタのコレクタ
にそれぞれ接続された第１および第２の電流出力
端子とを有し入力電流に対する出力電流の比が実
質的に１に設定されたカレントミラー回路、前記
第２および第６のトランジスタのコレクタにそれ
ぞれ接続された第１および第２の信号出力端子、
直流電圧源、ならびに前記直流電圧源と前記第１
および第２の信号出力端子との間にそれぞれ接続
された第１および第２の負荷を備えている。
された第１および第２のトランジスタ、差動型式
に接続された第３および第４のトランジスタ、差
動型式に接続された第５および第６のトランジス
タ、第１および第２の入力信号がそれぞれ供給さ
れる第１および第２の信号入力端子、前記第１お
よび第２のトランジスタのエミツタ結合点と前記
第１の信号入力端子に結合され直流バイアス電流
と共に前記第１の入力信号に応じた信号電流を該
エミツタ結合点に供給する手段、前記第３および
第４のトランジスタのエミツタ結合点に結合され
前記直流バイアス電流と実質同一の直流バイアス
電流を該エミツタ結合点に供給する手段、前記第
５および第６のトランジスタのエミツタ結合点と
前記第２の信号入力端子に結合され前記直流バイ
アス電流と実質同一の直流バイアス電流と共に前
記第２の入力信号に応じた信号電流を該エミツタ
結合点に供給する手段、前記第１、第４および第
５のトランジスタのベースに共通接続された第１
の利得制御端子、前記第２、第３および第６のト
ランジスタのベースに共通接続された第２の利得
制御端子、これら第１および第２の利得制御端子
間に利得制御電圧を供給する手段、前記第３のト
ランジスタのコレクタに接続された電流入力端子
と前記第２および第６のトランジスタのコレクタ
にそれぞれ接続された第１および第２の電流出力
端子とを有し入力電流に対する出力電流の比が実
質的に１に設定されたカレントミラー回路、前記
第２および第６のトランジスタのコレクタにそれ
ぞれ接続された第１および第２の信号出力端子、
直流電圧源、ならびに前記直流電圧源と前記第１
および第２の信号出力端子との間にそれぞれ接続
された第１および第２の負荷を備えている。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第２図は本発明の動作原理を示す回路図であ
る。
る。
第１図と同じ部分には同一符号で図示してあ
る。第１図と異るのは負荷抵抗１６が出力動作点
を与える直流電圧源２１に接続されていること
と、トランジスタ２とトランジスタ３のコレクタ
間にPNPトランジスタ２２と２３で構成される
カーレントミラー回路２４が接続されていること
である。カーレントミラー回路２４は周知の如く
ダイオード接続されたトランジスタ２３のエミツ
タ電流と等しい電流がトランジスタ２２のエミツ
タ電流として流れるものであり、第２図において
はトランジスタ３のコレクタ電流がカーレントミ
ラー回路２４によつて、トランジスタ２２のコレ
クタ電流となつて流れ出す。従つて負荷抵抗１６
にはトランジスタ２のコレクタ電流とトランジス
タ２２のコレクタ電流の差が流れることになり、
両コレクタ電流が等しい場合、即ち入力信号が加
わらない場合には差電流が零でトランジスタ１７
のベースには直流電圧源２１の電圧が与えられこ
れが出力の動作点となる。トランジスタ２とトラ
ンジスタ３は端子１４と１５に加える直流電圧に
よる利得制御によつて変化するコレクタ電流の割
合が同じであるから利得制御のどの状態において
も出力の動作点は一定に保たれ、しかも利得制御
された出力信号が負荷抵抗１６に得られることに
なり、第１図の従来例と実質的に同一の回路動作
を行う。
る。第１図と異るのは負荷抵抗１６が出力動作点
を与える直流電圧源２１に接続されていること
と、トランジスタ２とトランジスタ３のコレクタ
間にPNPトランジスタ２２と２３で構成される
カーレントミラー回路２４が接続されていること
である。カーレントミラー回路２４は周知の如く
ダイオード接続されたトランジスタ２３のエミツ
タ電流と等しい電流がトランジスタ２２のエミツ
タ電流として流れるものであり、第２図において
はトランジスタ３のコレクタ電流がカーレントミ
ラー回路２４によつて、トランジスタ２２のコレ
クタ電流となつて流れ出す。従つて負荷抵抗１６
にはトランジスタ２のコレクタ電流とトランジス
タ２２のコレクタ電流の差が流れることになり、
両コレクタ電流が等しい場合、即ち入力信号が加
わらない場合には差電流が零でトランジスタ１７
のベースには直流電圧源２１の電圧が与えられこ
れが出力の動作点となる。トランジスタ２とトラ
ンジスタ３は端子１４と１５に加える直流電圧に
よる利得制御によつて変化するコレクタ電流の割
合が同じであるから利得制御のどの状態において
も出力の動作点は一定に保たれ、しかも利得制御
された出力信号が負荷抵抗１６に得られることに
なり、第１図の従来例と実質的に同一の回路動作
を行う。
第３図を本発明の一実施例を示す回路図であ
る。第２図に相当する部分は同一符号で図示して
いる。２５，２６はトランジスタ１，２に相当す
る差動接続トランジスタ、２７は電流源用トラン
ジスタ、２８はエミツタ抵抗、２９はベースバイ
アス抵抗、３０は入力端子１２に対する一方の入
力端子、３１は結合コンデンサであり、制御端子
１４，１５とベースバイアス電圧源１１に夫々並
列に接続されている。トランジスタ５，６および
２７に流れる直流バイアス電流は互いに実質同一
である。トランジスタ２６のコレクタにはPNP
トランジスタ３２のコレクタが接続されている
が、トランジスタ３２のベースはトランジスタ２
３のベースに接続されてカーレントミラー回路２
４と同一のカーレントミラー回路を形成してい
る。すなわち、トランジスタ２２，３２および３
２は、トランジスタ２３のコレクタを電流入力端
子としトランジスタ２２および３２のコレクタを
それぞれ第１および第２の電流出力端子とするカ
レントミラー回路を構成し、入力電流に対する出
力電流の比は実質的に１に設定されている。トラ
ンジスタ２６のコレクタには負荷抵抗３３、トラ
ンジスタ３４と抵抗３５で形成されたエミツタホ
ロワが接続されており、第２図と同様に出力端子
３６に利得制御された出力信号が取り出される。
負荷抵抗３３は負荷抵抗１６とともに直流電圧源
２１に接続されている。この実施例では入力端子
１２と３０に加えられた入力信号が制御端子１
４，１５に加える制御電圧によつて同時に利得制
御されて、出力端子１９と３６に夫々出力信号が
取り出される訳であるが、出力動作点を一定に保
つための電流補償用電流源と差動接続トランジス
タおよびカーレントミラー回路を形成するダイオ
ード接続トランジスタ２３が二つの利得制御回路
に共通に使用できることが分かる。
る。第２図に相当する部分は同一符号で図示して
いる。２５，２６はトランジスタ１，２に相当す
る差動接続トランジスタ、２７は電流源用トラン
ジスタ、２８はエミツタ抵抗、２９はベースバイ
アス抵抗、３０は入力端子１２に対する一方の入
力端子、３１は結合コンデンサであり、制御端子
１４，１５とベースバイアス電圧源１１に夫々並
列に接続されている。トランジスタ５，６および
２７に流れる直流バイアス電流は互いに実質同一
である。トランジスタ２６のコレクタにはPNP
トランジスタ３２のコレクタが接続されている
が、トランジスタ３２のベースはトランジスタ２
３のベースに接続されてカーレントミラー回路２
４と同一のカーレントミラー回路を形成してい
る。すなわち、トランジスタ２２，３２および３
２は、トランジスタ２３のコレクタを電流入力端
子としトランジスタ２２および３２のコレクタを
それぞれ第１および第２の電流出力端子とするカ
レントミラー回路を構成し、入力電流に対する出
力電流の比は実質的に１に設定されている。トラ
ンジスタ２６のコレクタには負荷抵抗３３、トラ
ンジスタ３４と抵抗３５で形成されたエミツタホ
ロワが接続されており、第２図と同様に出力端子
３６に利得制御された出力信号が取り出される。
負荷抵抗３３は負荷抵抗１６とともに直流電圧源
２１に接続されている。この実施例では入力端子
１２と３０に加えられた入力信号が制御端子１
４，１５に加える制御電圧によつて同時に利得制
御されて、出力端子１９と３６に夫々出力信号が
取り出される訳であるが、出力動作点を一定に保
つための電流補償用電流源と差動接続トランジス
タおよびカーレントミラー回路を形成するダイオ
ード接続トランジスタ２３が二つの利得制御回路
に共通に使用できることが分かる。
すなわち、第１の利得制御端子１４を第１、第
４および第５のトランジスタ１，４および２５の
ベースに共通接続し、第２の利得制御端子１５を
第２、第３および第６のトランジスタ２，３およ
び２６のベースに共通接続しており、そしてカレ
ントミラー回路（トランジスタ２２，２３，３
２）の電流入力端子（２３のコレクタ）を第３の
トランジスタ３のコレクタに、第１および第２の
電流出力端子（２２，３２のコレクタ）を第２お
よび第６のトランジスタ２，２６のコレクタにそ
れぞれ接続し、第１および第２の入力信号に対す
る出力は第２および第６のトランジスタ２，２６
のコレクタからそれぞれ取り出しており、各出力
と直流電圧源２１との間に負荷１６，３３をそれ
ぞれ接続することによつて、第１の利得制御端子
１４の電位よりも第２の利得制御端子１５が高く
（低く）なると、第２、第３、第６のトランジス
タ２，３，２６のコレクタ電流は共に大きく（小
さく）なり、カレントミラー回路２２，２３，３
２の働きによつて、第２、第６のトランジスタ
２，２６のコレクタ電流の増大（減少）分は第３
トランジスタ３のコレクタ電流の増大（減少）分
によつて補償され、負荷１６，３３には直流電流
は流れず出力直流電圧は変化しない。負荷１６，
３３に直流電流が流れないので、各出力端子の直
流電圧は直流電圧源２１によつて決定され、した
がつて、負荷１６，３３の抵抗値を所期の交流利
得を得るために任意に設定することができる。さ
らに、第１および第２の利得制御端子１４，１５
間の利得制御電圧の変化に応じて第２、第６のト
ランジスタ２，２６のコレクタ電流は互いに同じ
方向に変化するので、両入力信号に対する利得を
同じ方向に設定することができる。しかも、二つ
の入力信号に対して利得制御を行なつているにも
かかわらず、必要とする構成は、三対の差動トラ
ンジスタ１，２：３，４：２５，２６）、一つの
カレントミラー回路２３，２２，３２、および直
流バイアス電流、入力信号電流の供給回路５―１
１，２７―２９で済み、素子数の低減し電力消費
を小さくすることができる。
４および第５のトランジスタ１，４および２５の
ベースに共通接続し、第２の利得制御端子１５を
第２、第３および第６のトランジスタ２，３およ
び２６のベースに共通接続しており、そしてカレ
ントミラー回路（トランジスタ２２，２３，３
２）の電流入力端子（２３のコレクタ）を第３の
トランジスタ３のコレクタに、第１および第２の
電流出力端子（２２，３２のコレクタ）を第２お
よび第６のトランジスタ２，２６のコレクタにそ
れぞれ接続し、第１および第２の入力信号に対す
る出力は第２および第６のトランジスタ２，２６
のコレクタからそれぞれ取り出しており、各出力
と直流電圧源２１との間に負荷１６，３３をそれ
ぞれ接続することによつて、第１の利得制御端子
１４の電位よりも第２の利得制御端子１５が高く
（低く）なると、第２、第３、第６のトランジス
タ２，３，２６のコレクタ電流は共に大きく（小
さく）なり、カレントミラー回路２２，２３，３
２の働きによつて、第２、第６のトランジスタ
２，２６のコレクタ電流の増大（減少）分は第３
トランジスタ３のコレクタ電流の増大（減少）分
によつて補償され、負荷１６，３３には直流電流
は流れず出力直流電圧は変化しない。負荷１６，
３３に直流電流が流れないので、各出力端子の直
流電圧は直流電圧源２１によつて決定され、した
がつて、負荷１６，３３の抵抗値を所期の交流利
得を得るために任意に設定することができる。さ
らに、第１および第２の利得制御端子１４，１５
間の利得制御電圧の変化に応じて第２、第６のト
ランジスタ２，２６のコレクタ電流は互いに同じ
方向に変化するので、両入力信号に対する利得を
同じ方向に設定することができる。しかも、二つ
の入力信号に対して利得制御を行なつているにも
かかわらず、必要とする構成は、三対の差動トラ
ンジスタ１，２：３，４：２５，２６）、一つの
カレントミラー回路２３，２２，３２、および直
流バイアス電流、入力信号電流の供給回路５―１
１，２７―２９で済み、素子数の低減し電力消費
を小さくすることができる。
これは、第１図に示す従来回路によつて、これ
と同じ動作を行わせるには第１図の回路が二組必
要となるのに対して回路素子数の節減および消費
電流の低減に大きな効果を発揮し、当然制御すべ
き入力信号が多いほど効果的である。
と同じ動作を行わせるには第１図の回路が二組必
要となるのに対して回路素子数の節減および消費
電流の低減に大きな効果を発揮し、当然制御すべ
き入力信号が多いほど効果的である。
本発明による利得制御回路はステレオ音声信号
のボリウムコントロールや、カラーテレビの色濃
度調整等の複数の信号レベルコントロール回路に
応用することができる。また前述の電流補償用の
電流源に別の入力信号を加えることにより、二つ
の信号の合成出力を取り出す混合回路として使用
しても本発明の基本的な効果は変わらない。第２
図、第３図においてNPNトランジスタをPNPト
ランジスタに、PNPトランジスタをNPNトラン
ジスタに置き換えても回路動作は基本的に同一で
あることは明らかである。
のボリウムコントロールや、カラーテレビの色濃
度調整等の複数の信号レベルコントロール回路に
応用することができる。また前述の電流補償用の
電流源に別の入力信号を加えることにより、二つ
の信号の合成出力を取り出す混合回路として使用
しても本発明の基本的な効果は変わらない。第２
図、第３図においてNPNトランジスタをPNPト
ランジスタに、PNPトランジスタをNPNトラン
ジスタに置き換えても回路動作は基本的に同一で
あることは明らかである。
第１図は利得制御回路の従来例を示す回路図、
第２図は、本発明の動作原理を示す回路図、第３
図は、本発明の一実施例を示す回路図である。 １，２，３，４，２５，２６…差動接続トラン
ジスタ、５，６，２７…電流源用トランジスタ、
７，８，２８…エミツタ抵抗、９，１０，２９…
ベースバイアス抵抗、１１…ベースバイアス電
源、１２，３０…入力端子、１３，３１…結合コ
ンデンサ、１４，１５…制御端子、１６，３３…
負荷抵抗、１７，３４…エミツタホロワトランジ
スタ、１８，３５…エミツタホロワ抵抗、１９，
３６…出力端子、２０…コレクタバイアス電圧
源、２１…出力動作点を与えるバイアス電圧源、
２２，２３…カーレントミラー用PNPトランジ
スタ、２４…カーレントミラー回路。
第２図は、本発明の動作原理を示す回路図、第３
図は、本発明の一実施例を示す回路図である。 １，２，３，４，２５，２６…差動接続トラン
ジスタ、５，６，２７…電流源用トランジスタ、
７，８，２８…エミツタ抵抗、９，１０，２９…
ベースバイアス抵抗、１１…ベースバイアス電
源、１２，３０…入力端子、１３，３１…結合コ
ンデンサ、１４，１５…制御端子、１６，３３…
負荷抵抗、１７，３４…エミツタホロワトランジ
スタ、１８，３５…エミツタホロワ抵抗、１９，
３６…出力端子、２０…コレクタバイアス電圧
源、２１…出力動作点を与えるバイアス電圧源、
２２，２３…カーレントミラー用PNPトランジ
スタ、２４…カーレントミラー回路。
Claims (1)
- １ 差動型式に接続された第１および第２のトラ
ンジスタ、差動型式に接続された第３および第４
のトランジスタ、差動型式に接続された第５およ
び第６のトランジスタ、第１および第２の入力信
号がそれぞれ供給される第１および第２の信号入
力端子、前記第１および第２のトランジスタのエ
ミツタ結合点と前記第１の信号入力端子に結合さ
れ、直流バイアス電流と共に前記第１の入力信号
に応じた信号電流を該エミツタ結合点に供給する
手段、前記第３および第４のトランジスタのエミ
ツタ結合点に結合され前記直流バイアス電流と実
質同一の直流バイアス電流を該エミツタ結合点に
供給する手段、前記第５および第６のトランジス
タのエミツタ結合点と前記第２の信号入力端子に
結合され前記直流バイアス電流と実質同一の直流
バイアス電流と共に前記第２の入力信号に応じた
信号電流を該エミツタ結合点に供給する手段、前
記第１、第４および第５のトランジスタのベース
に共通接続された第１の利得制御端子、前記第
２、第３および第６のトランジスタのベースに共
通接続された第２の利得制御端子、これら第１お
よび第２の利得制御端子間に利得制御電圧を供給
する手段、前記第３のトランジスタのコレクタに
接続された電流入力端子と前記第２および第６の
トランジスタのコレクタにそれぞれ接続された第
１および第２の電流出力端子とを有し入力電流に
対する出力電流の比が実質的に１に設定されたカ
レントミラー回路、前記第２および第６のトラン
ジスタのコレクタにそれぞれ接続された第１およ
び第２の信号出力端子、直流電圧源、ならびに前
記直流電圧源と前記第１および第２の信号出力端
子との間にそれぞれ接続された第１および第２の
負荷を備える利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12548080A JPS5750115A (en) | 1980-09-10 | 1980-09-10 | Gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12548080A JPS5750115A (en) | 1980-09-10 | 1980-09-10 | Gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750115A JPS5750115A (en) | 1982-03-24 |
| JPH0137884B2 true JPH0137884B2 (ja) | 1989-08-10 |
Family
ID=14911127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12548080A Granted JPS5750115A (en) | 1980-09-10 | 1980-09-10 | Gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750115A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185411A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 利得可変増巾回路 |
| JP2656768B2 (ja) * | 1986-02-05 | 1997-09-24 | 日本電信電話株式会社 | マルチメデイアメール配送制御方式 |
| JPS62171214U (ja) * | 1986-04-18 | 1987-10-30 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128251A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Mute circuit |
-
1980
- 1980-09-10 JP JP12548080A patent/JPS5750115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750115A (en) | 1982-03-24 |
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