JPH0139130B2 - - Google Patents
Info
- Publication number
- JPH0139130B2 JPH0139130B2 JP8612183A JP8612183A JPH0139130B2 JP H0139130 B2 JPH0139130 B2 JP H0139130B2 JP 8612183 A JP8612183 A JP 8612183A JP 8612183 A JP8612183 A JP 8612183A JP H0139130 B2 JPH0139130 B2 JP H0139130B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic
- output
- signal
- logic gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
産業上の利用分野
本発明は全加算器に関し、特にCMOS（相補型
絶縁ゲート電界効果）トランジスタを用いて構成
するのに最適な全加算器に関するものである。 従来例の構成とその問題点 従来の全加算器を第１図に示す。加算信号Ａと
被加算信号Ｂと桁上げ入力信号Ciを入力して、和
出力信号Coを出力する公知の回路である。１，
２はNORゲート、３，４はAND，NOR複合ゲ
ート、５〜７はNANDゲートであり、全て公知
のCMOSゲートで構成されている。NORゲート
１と複合ゲート３、NORゲート２と複合ゲート
４の組み合わせで、それぞれEXOR（排他的論理
和）ゲートの機能を持つ。従つて、和出力信号
Ｓ、桁上げ出力信号Coは、それぞれ次式の如く
表わされる。 Ｓ＝ＡＢCi Co＝AB＋Ci（ＡＢ） さて、第１図の全加算器に入力信号Ａ，Ｂ，Ci
が同期に入力された場合の加算時間は、和出力信
号Ｓは、１，２，３，４の４段のゲートを伝搬し
た後得られるため、ゲート４段の遅延時間となり
桁上げ出力信号Coは同様に１，３，６，７のゲ
ートを通過するため、ゲート４段の遅延時間とな
る。 発明の目的 本発明は、従来の全加算器の加算時間を大幅に
短縮して、より高速の加算器、乗算器を構成する
のに最適な全加算器を提供せんとするものであ
る。 発明の構成 本発明は、新規なCMOS複合ゲートを使うこ
とによつて、全加算器を高速化したものである。 すなわち、本発明は、第１、第２、第３、第
４、第５の入力信号が印加され、上記第１、第
２、第３の入力信号が共に高論理レベルの第１の
場合又は上記第１、第４、第５の入力信号が共に
高論理レベルの第２の場合の少なくとも一方の場
合に出力が低論理レベルとなり、上記第１、第
２、第３の入力信号が共に低論理レベルの第３の
場合又は上記第１、第４、第５の入力信号が共に
低論理レベルの第４の場合の少くとも一方の場合
に出力が高論理レベルとなり、上記第１〜第４の
場合以外の入力条件のときには出力は高インピー
ダンス状態となる第１、第２の論理ゲートと、第
６、第７の入力信号が印加され、上記第６、第７
の入力信号を、上記第１の論理ゲートの第２の入
力と上記第２の論理ゲートの第２の入力とに入力
し、上記第１の入力信号の反転信号を、上記第１
の論理ゲートの第５の入力と上記第２の論理ゲー
トの第４の入力と上記第３の論理ゲートの第６の
入力と上記第４の論理ゲートの第10の入力とに入
力し、上記第２の入力信号を、上記第１の論理ゲ
ートの第４の入力と上記第２の論理ゲートの第３
の入力とに入力し、上記第２の入力信号の反転信
号を、上記第１の論理ゲートの第３の入力と上記
第２の論理ゲートの第５の入力と上記第３の論理
ゲートの第７の入力と上記第４の論理ゲートの第
９の入力とに入力し、上記第３の入力信号を上記
第１の論理ゲートの第１の入力に入力し、上記第
３の入力信号の反転信号を、上記第２の論理ゲー
トの第１の入力と上記第４の論理ゲートの第８の
入力とに入力し、上記第１、第２の論理ゲートの
出力を共通接続して和出力信号を得、上記第３、
第４の論理ゲートの出力を共通接続して桁上げ出
力信号を得るように構成したことを特徴とするも
のである。 実施例の説明 本発明の実施例を第２図に示す。 加算信号Ａ、被加算信号Ｂ、桁上げ入力信号Ci
を入力し、和出力信号Ｓと桁上げ出力信号Coを
出力するCMOSトランジスタ構成の全加算器で
ある。１，２はCMOSトランジスタ構成の論理
ゲートであり、共に同じ機能を有するものであ
る。論理ゲート１（２も同様）は、ａ〜ｅの５つ
の入力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レ
ベル）か又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０
（低論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又
はａ＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上
記以外の入力条件のときには、出力ｆは高インピ
ーダンス状態となる。３は、２入力（入力信号
ｇ，ｈの論理ゲートであり、ｇ＝ｈ＝１のとき、
出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高イ
ンピーダンス状態となる。 ４は３入力（入力信号ｌ，ｍ，ｎ）の論理ゲー
トであり、ｌ＝ｍ＝１か又はｌ＝ｎ＝１のとき、
出力ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝
０のとき、出力ｋ＝１となり、それ以外の入力条
件では出力ｋは高インピーダンス状態となる。
５，６，７は、公知のCMOS構成のインバータ
である。。 １０〜１４，２０〜２４，３０，３１，４０〜
４２はＰチヤンネル・トランジスタであり、１５
〜１９，２５〜２９，３２，３３，４３〜４５は
Ｎチヤンネル・トランジスタであつて、両トラン
ジスタ共に、ソースに矢印を付して示す。論理ゲ
ート１，２の出力を共通接続し、接続点ｆに和出
力信号Ｓを得、論理ゲート３，４の出力を共通接
続し接続点ｋに桁上げ出力信号Coを得る。 入力信号Ａ，Ｂ，Ciに対する論理ゲート１，２
の出力と和出力信号Ｓを第１表の真理値表に、ま
た、論理ゲート３，４の出力と桁上げ出力信号
Coを第２表の真理値表に示す。
絶縁ゲート電界効果）トランジスタを用いて構成
するのに最適な全加算器に関するものである。 従来例の構成とその問題点 従来の全加算器を第１図に示す。加算信号Ａと
被加算信号Ｂと桁上げ入力信号Ciを入力して、和
出力信号Coを出力する公知の回路である。１，
２はNORゲート、３，４はAND，NOR複合ゲ
ート、５〜７はNANDゲートであり、全て公知
のCMOSゲートで構成されている。NORゲート
１と複合ゲート３、NORゲート２と複合ゲート
４の組み合わせで、それぞれEXOR（排他的論理
和）ゲートの機能を持つ。従つて、和出力信号
Ｓ、桁上げ出力信号Coは、それぞれ次式の如く
表わされる。 Ｓ＝ＡＢCi Co＝AB＋Ci（ＡＢ） さて、第１図の全加算器に入力信号Ａ，Ｂ，Ci
が同期に入力された場合の加算時間は、和出力信
号Ｓは、１，２，３，４の４段のゲートを伝搬し
た後得られるため、ゲート４段の遅延時間となり
桁上げ出力信号Coは同様に１，３，６，７のゲ
ートを通過するため、ゲート４段の遅延時間とな
る。 発明の目的 本発明は、従来の全加算器の加算時間を大幅に
短縮して、より高速の加算器、乗算器を構成する
のに最適な全加算器を提供せんとするものであ
る。 発明の構成 本発明は、新規なCMOS複合ゲートを使うこ
とによつて、全加算器を高速化したものである。 すなわち、本発明は、第１、第２、第３、第
４、第５の入力信号が印加され、上記第１、第
２、第３の入力信号が共に高論理レベルの第１の
場合又は上記第１、第４、第５の入力信号が共に
高論理レベルの第２の場合の少なくとも一方の場
合に出力が低論理レベルとなり、上記第１、第
２、第３の入力信号が共に低論理レベルの第３の
場合又は上記第１、第４、第５の入力信号が共に
低論理レベルの第４の場合の少くとも一方の場合
に出力が高論理レベルとなり、上記第１〜第４の
場合以外の入力条件のときには出力は高インピー
ダンス状態となる第１、第２の論理ゲートと、第
６、第７の入力信号が印加され、上記第６、第７
の入力信号を、上記第１の論理ゲートの第２の入
力と上記第２の論理ゲートの第２の入力とに入力
し、上記第１の入力信号の反転信号を、上記第１
の論理ゲートの第５の入力と上記第２の論理ゲー
トの第４の入力と上記第３の論理ゲートの第６の
入力と上記第４の論理ゲートの第10の入力とに入
力し、上記第２の入力信号を、上記第１の論理ゲ
ートの第４の入力と上記第２の論理ゲートの第３
の入力とに入力し、上記第２の入力信号の反転信
号を、上記第１の論理ゲートの第３の入力と上記
第２の論理ゲートの第５の入力と上記第３の論理
ゲートの第７の入力と上記第４の論理ゲートの第
９の入力とに入力し、上記第３の入力信号を上記
第１の論理ゲートの第１の入力に入力し、上記第
３の入力信号の反転信号を、上記第２の論理ゲー
トの第１の入力と上記第４の論理ゲートの第８の
入力とに入力し、上記第１、第２の論理ゲートの
出力を共通接続して和出力信号を得、上記第３、
第４の論理ゲートの出力を共通接続して桁上げ出
力信号を得るように構成したことを特徴とするも
のである。 実施例の説明 本発明の実施例を第２図に示す。 加算信号Ａ、被加算信号Ｂ、桁上げ入力信号Ci
を入力し、和出力信号Ｓと桁上げ出力信号Coを
出力するCMOSトランジスタ構成の全加算器で
ある。１，２はCMOSトランジスタ構成の論理
ゲートであり、共に同じ機能を有するものであ
る。論理ゲート１（２も同様）は、ａ〜ｅの５つ
の入力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レ
ベル）か又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０
（低論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又
はａ＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上
記以外の入力条件のときには、出力ｆは高インピ
ーダンス状態となる。３は、２入力（入力信号
ｇ，ｈの論理ゲートであり、ｇ＝ｈ＝１のとき、
出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高イ
ンピーダンス状態となる。 ４は３入力（入力信号ｌ，ｍ，ｎ）の論理ゲー
トであり、ｌ＝ｍ＝１か又はｌ＝ｎ＝１のとき、
出力ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝
０のとき、出力ｋ＝１となり、それ以外の入力条
件では出力ｋは高インピーダンス状態となる。
５，６，７は、公知のCMOS構成のインバータ
である。。 １０〜１４，２０〜２４，３０，３１，４０〜
４２はＰチヤンネル・トランジスタであり、１５
〜１９，２５〜２９，３２，３３，４３〜４５は
Ｎチヤンネル・トランジスタであつて、両トラン
ジスタ共に、ソースに矢印を付して示す。論理ゲ
ート１，２の出力を共通接続し、接続点ｆに和出
力信号Ｓを得、論理ゲート３，４の出力を共通接
続し接続点ｋに桁上げ出力信号Coを得る。 入力信号Ａ，Ｂ，Ciに対する論理ゲート１，２
の出力と和出力信号Ｓを第１表の真理値表に、ま
た、論理ゲート３，４の出力と桁上げ出力信号
Coを第２表の真理値表に示す。
【表】
【表】
【表】
一例として、Ａ＝０，Ｂ＝１，Ci＝０の場合に
はＰチヤンネル・トランジスタ１０，１１，１４
が同時にオンして、論理ゲート１の出力は１、論
理ゲート２は高出力インピーダンスとなつて、和
出力信号Ｓは１となり、Ｎチヤンネル・トランジ
スタ４３と４５が同時にオンして、論理ゲート４
の出力は０、論理ゲート３は高出力インピーダン
スとなつて、桁上げ出力信号Coは０となる。 第１，２表の真理値表から、Ｓ，Coは次式で
表わされ、全加算器として動作していることがわ
かる。 Ｓ＝ＡＢCi Co＝AB＋BCi＋CiA 次に、第２図の全加算器の加算時間を見積る。
入力信号Ａ，Ｂ，Ciが同時に入力されたとする
と、インバータ５，６，７でそれぞれ，，
が同時に得られ、Ａ，Ｂ，Ci，，，の６つ
の信号が論理ゲート１〜４に入力されるから、和
出力信号Ｓは、インバータ１段と論理ゲート１又
は２１段の遅延時間で、また、桁上げ出力信号
Coも同様に、インバータ１段と論理ゲート３又
は４１段の、ゲート２段の遅延時間で得られる。 従つて、本発明による全加算器の加算時間は、
従来の全加算器（第１図）に比べて、和出力信号
Ｓ、桁上げ出力信号Coともに、約２分の１に短
縮されていることになる。 なお、論理ゲート１〜４の内部構成は、第２図
に示すものに限定されることはなく、同機能を有
した複合ゲートならどんな構成でも良い。例え
ば、論理ゲート１の場合に、CiがＡ，Ｂとほぼ同
じタイミングで入力されるならば、第３図の如き
構成にした方がより高速となる。これは、第２図
のＰチヤンネル、Ｎチヤンネル・トランジスタ１
４，１５をそれぞれ電源（VDD）、グランド側に
接続した構成になつていて、付番、付記号は第２
図のそれと完全に対応している。これは、信号
Ci，Ａ，Ｂが、，に比べてインバータ１段分
早く到来するため、Ci，Ａ，Ｂの入力するトラン
ジスタを固定電位点側にもつて来ることによつ
て、遅れて到来する，の入力するトランジス
タ１１，１３，１６，１８の負荷容量を最小に
し、伝搬遅延時間の短縮を図つたものである。 発明の効果 以上説明したように本発明によれば、従来の回
路に比べ、約２倍の加算速度を有するCMOS全
加算器を得ることができ、CMOS構成の乗算器、
多入力加算器等を構築するのに最適であつて、そ
の効果は極めて大きいものである。
はＰチヤンネル・トランジスタ１０，１１，１４
が同時にオンして、論理ゲート１の出力は１、論
理ゲート２は高出力インピーダンスとなつて、和
出力信号Ｓは１となり、Ｎチヤンネル・トランジ
スタ４３と４５が同時にオンして、論理ゲート４
の出力は０、論理ゲート３は高出力インピーダン
スとなつて、桁上げ出力信号Coは０となる。 第１，２表の真理値表から、Ｓ，Coは次式で
表わされ、全加算器として動作していることがわ
かる。 Ｓ＝ＡＢCi Co＝AB＋BCi＋CiA 次に、第２図の全加算器の加算時間を見積る。
入力信号Ａ，Ｂ，Ciが同時に入力されたとする
と、インバータ５，６，７でそれぞれ，，
が同時に得られ、Ａ，Ｂ，Ci，，，の６つ
の信号が論理ゲート１〜４に入力されるから、和
出力信号Ｓは、インバータ１段と論理ゲート１又
は２１段の遅延時間で、また、桁上げ出力信号
Coも同様に、インバータ１段と論理ゲート３又
は４１段の、ゲート２段の遅延時間で得られる。 従つて、本発明による全加算器の加算時間は、
従来の全加算器（第１図）に比べて、和出力信号
Ｓ、桁上げ出力信号Coともに、約２分の１に短
縮されていることになる。 なお、論理ゲート１〜４の内部構成は、第２図
に示すものに限定されることはなく、同機能を有
した複合ゲートならどんな構成でも良い。例え
ば、論理ゲート１の場合に、CiがＡ，Ｂとほぼ同
じタイミングで入力されるならば、第３図の如き
構成にした方がより高速となる。これは、第２図
のＰチヤンネル、Ｎチヤンネル・トランジスタ１
４，１５をそれぞれ電源（VDD）、グランド側に
接続した構成になつていて、付番、付記号は第２
図のそれと完全に対応している。これは、信号
Ci，Ａ，Ｂが、，に比べてインバータ１段分
早く到来するため、Ci，Ａ，Ｂの入力するトラン
ジスタを固定電位点側にもつて来ることによつ
て、遅れて到来する，の入力するトランジス
タ１１，１３，１６，１８の負荷容量を最小に
し、伝搬遅延時間の短縮を図つたものである。 発明の効果 以上説明したように本発明によれば、従来の回
路に比べ、約２倍の加算速度を有するCMOS全
加算器を得ることができ、CMOS構成の乗算器、
多入力加算器等を構築するのに最適であつて、そ
の効果は極めて大きいものである。
第１図は従来の全加算器の回路構成図、第２図
は本発明の一実施例の全加算器の具体的回路構成
図、第３図は第２図中の論理ゲート１の他の実施
例を示す図である。 １，２，３，４……論理ゲート、５，６，７…
…インバータ、Ａ……加算信号、Ｂ……被加算信
号、Ci……桁上げ入力信号、Co……桁上げ出力
信号、ａ〜ｅ……入力信号、ｆ，ｋ……出力、
ｇ，ｈ，ｌ，ｍ，ｎ……入力信号。
は本発明の一実施例の全加算器の具体的回路構成
図、第３図は第２図中の論理ゲート１の他の実施
例を示す図である。 １，２，３，４……論理ゲート、５，６，７…
…インバータ、Ａ……加算信号、Ｂ……被加算信
号、Ci……桁上げ入力信号、Co……桁上げ出力
信号、ａ〜ｅ……入力信号、ｆ，ｋ……出力、
ｇ，ｈ，ｌ，ｍ，ｎ……入力信号。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２、第３、第４、第５の入力ａ，
ｂ，ｃ，ｄ，ｅが印加され、上記第１、第２、第
３の入力ａ，ｂ，ｃが共に高論理レベルの第１の
場合又は上記第１、第４、第５の入力ａ，ｄ，ｅ
が共に高論理レベルの第２の場合の少くとも一方
の場合に出力ｆが低論理レベルとなり、上記第
１、第２、第３の入力ａ，ｂ，ｃが共に低論理レ
ベルの第３の場合又は上記第１、第４、第５の入
力ａ，ｄ，ｅが共に低論理レベルの第４の場合の
少くとも一方の場合に出力ｆが高論理レベルとな
り、上記第１〜第４の場合以外の入力条件のとき
には出力ｆは高インピーダンス状態となる第１、
第２の論理ゲートと、 第６、第７の入力ｇ，ｈが印加され、上記第
６、第７の入力ｇ，ｈが共に高論理レベルの第５
の場合に出力ｈが低論理レベルとなり、上記第
６、第７の入力ｇ，ｈが共に低論理レベルの第６
の場合に出力ｋが高論理レベルとなり、上記第
５、第６の場合以外の入力条件のときには出力ｋ
は高インピーダンス状態となる第３の論理ゲート
と、 第８、第９、第10の入力ｌ，ｍ，ｎが印加さ
れ、上記第８、第９の入力ｌ，ｍが共に高論理レ
ベルの第７の場合又は上記第８、第10の入力ｌ，
ｎが共に高論理レベルの第８の場合の少くとも一
方の場合に出力ｋが低論理レベルとなり、上記第
８、第９の出力ｌ，ｍが共に低論理レベルの第９
の場合又は上記第８、第10の入力ｌ，ｎが共に抵
論理レベルの第10の場合の少くとも一方の場合に
出力ｋが高論理レベルとなり、上記第７〜第10の
場合以外の入力条件のときには出力ｋは高インピ
ーダンス状態となる第４の論理ゲートとを具備
し、 第１の入力信号Ａを、上記第１の論理ゲートの
第２の入力ｂと上記第２の論理ゲートの第２の入
力ｂとに入力し、上記第１の入力信号Ａの反転信
号を、上記第１の論理ゲートの第５の入力ｅと上
記第２の論理ゲートの第４の入力ｄと上記第３の
論理ゲートの第６の入力ｇと上記第４の論理ゲー
トの第10の入力ｎとに入力し、 第２の入力信号Ｂを、上記第１の論理ゲートの
第４の入力ｄと上記第２の論理ゲートの第３の入
力ｃとに入力し、上記第２の入力信号Ｂの反転信
号を、上記第１の論理ゲートの第３の入力ｃと上
記第２の論理ゲートの第５の入力ｅと上記第３の
論理ゲートの第７の入力ｈと上記第４の論理ゲー
トの第９の入力ｍとに入力し、 第３の入力信号Ciを上記第１の論理ゲートの第
１の入力ａに入力し、上記第３の入力信号Ciの反
転信号を、上記第２の論理ゲートの第１の入力ａ
と上記第４の論理ゲートの第８の入力ｌとに入力
し、上記第１、第２の論理ゲートの出力ｆを共通
接続して和出力信号Ｓを得、上記第３、第４の論
理ゲートの出力ｋを共通接続して桁上げ出力信号
Coを得るように構成したことを特徴とする全加
算器。 ２ 第３の入力信号が桁上げ入力信号であること
を特徴とする特許請求の範囲第１項記載の全加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086121A JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086121A JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211139A JPS59211139A (ja) | 1984-11-29 |
| JPH0139130B2 true JPH0139130B2 (ja) | 1989-08-18 |
Family
ID=13877864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086121A Granted JPS59211139A (ja) | 1983-05-16 | 1983-05-16 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211139A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123233A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | 演算数比較器 |
-
1983
- 1983-05-16 JP JP58086121A patent/JPS59211139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211139A (ja) | 1984-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6359171B2 (ja) | ||
| US5402012A (en) | Sequentially clocked domino-logic cells | |
| JPH04230521A (ja) | ビット反転演算器 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4831578A (en) | Binary adder | |
| Badry et al. | Low power 1-Bit full adder using Full-Swing gate diffusion input technique | |
| US4866658A (en) | High speed full adder | |
| JPS6224815B2 (ja) | ||
| US5732008A (en) | Low-power high performance adder | |
| JPH0139130B2 (ja) | ||
| JPH0476133B2 (ja) | ||
| JPH07202680A (ja) | 基本論理セル回路 | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| JPS595348A (ja) | 全加算器 | |
| JPS59123930A (ja) | 桁上げ信号発生器 | |
| JPS63118934A (ja) | 減算セル | |
| JP2508041B2 (ja) | インクリメント回路 | |
| KR0146237B1 (ko) | 전 가산기 | |
| JPH0355045B2 (ja) | ||
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JPS63217419A (ja) | キヤリ−の伝達が行なわれるデジタル回路 | |
| Kamble et al. | Design of Area-Power-Delay Efficient Square Root Carry Select Adder | |
| JP2972218B2 (ja) | 論理回路 | |
| JPH0431630Y2 (ja) | ||
| JPH01135224A (ja) | ラッチ回路 |