JPS63217419A - キヤリ−の伝達が行なわれるデジタル回路 - Google Patents
キヤリ−の伝達が行なわれるデジタル回路Info
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- JPS63217419A JPS63217419A JP5132987A JP5132987A JPS63217419A JP S63217419 A JPS63217419 A JP S63217419A JP 5132987 A JP5132987 A JP 5132987A JP 5132987 A JP5132987 A JP 5132987A JP S63217419 A JPS63217419 A JP S63217419A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル回路に関し、特にデータ処理時にキャ
リーの伝達が行なわれるデジタル回路に（７）する。
リーの伝達が行なわれるデジタル回路に（７）する。
（従来の技術）
第３図はこの種のデジタル回路の従来例の回路図であっ
て、入力データ八と８の加算をおこなう加算回路のに桁
からに＋３桁までの回路構成を示す回路図である。
て、入力データ八と８の加算をおこなう加算回路のに桁
からに＋３桁までの回路構成を示す回路図である。
この加算回路は、同じ構成の４つの全加粋器３３ａ 〜
３３ｄと、キャリー（ＣＹ）伝達経路Ｌ１ （図中太線
で示される）と、ノアゲート４１〜４４とからなってお
り、さらに、仝加筒鼎３３ａ（全加算器３３ｂ〜３３ｄ
）は、各桁のデータの加算の結束前られる和（サム）を
出力する排弛的論理和ゲート３６とキャリーを出力する
アンドゲート３７とからなる半加算器３４と、上述の和
と下位桁から送られてくるキャリーとを加締して各桁の
最終的な加算結果Ｄ （Ｄ 〜Ｄ ）に Ｋ
＋１ Ｋ÷３ を出力する排他的論理和ゲート３８とトランスファーゲ
ートを構成するＮＭＯ８トランジスタ３９とからなる半
加ｎ器３５とからなっている。
３３ｄと、キャリー（ＣＹ）伝達経路Ｌ１ （図中太線
で示される）と、ノアゲート４１〜４４とからなってお
り、さらに、仝加筒鼎３３ａ（全加算器３３ｂ〜３３ｄ
）は、各桁のデータの加算の結束前られる和（サム）を
出力する排弛的論理和ゲート３６とキャリーを出力する
アンドゲート３７とからなる半加算器３４と、上述の和
と下位桁から送られてくるキャリーとを加締して各桁の
最終的な加算結果Ｄ （Ｄ 〜Ｄ ）に Ｋ
＋１ Ｋ÷３ を出力する排他的論理和ゲート３８とトランスファーゲ
ートを構成するＮＭＯ８トランジスタ３９とからなる半
加ｎ器３５とからなっている。
次に、この加算回路の動作を説明する。まず、クロック
信号φ１を゛１Ｌパレベルとしプルアップ用ＰＭＯＳト
ランジスタ４５〜４８をオンさせ、キャリー伝達経路Ｌ
１を電源電圧■まで上昇さぜる。次に、りＯツク信号φ
１をＨ”レベルにしてプルアップ用ＰＭＯＳトランジス
タ４５〜４８をオフさせ、その後、データＡ、Ｂを入力
する。
信号φ１を゛１Ｌパレベルとしプルアップ用ＰＭＯＳト
ランジスタ４５〜４８をオンさせ、キャリー伝達経路Ｌ
１を電源電圧■まで上昇さぜる。次に、りＯツク信号φ
１をＨ”レベルにしてプルアップ用ＰＭＯＳトランジス
タ４５〜４８をオフさせ、その後、データＡ、Ｂを入力
する。
データＡ、Ｂの各桁の＃ｉ（第３図ではに桁からに＋３
桁までの値）について各桁に対応して設けられた全加算
器３３（第３図では３３ａ〜３３ｄ）により加算演算が
なされ、加ｑ結果のデータＤ（第３図ではＤ−Ｄ）が出
力される。
桁までの値）について各桁に対応して設けられた全加算
器３３（第３図では３３ａ〜３３ｄ）により加算演算が
なされ、加ｑ結果のデータＤ（第３図ではＤ−Ｄ）が出
力される。
に に＋３
第４図はデジタル回路の他の従来例の回路図であって、
マイクロコンピュータのＡＬＵ等に用いられる小数点の
けた合わせ回路の一部に用いられ、データの上位の桁か
ら各桁の値を調べていき、最初に゛′Ｌパレベルとなっ
ている桁を検出する回路のに桁からに＋３桁までの回路
図である。
マイクロコンピュータのＡＬＵ等に用いられる小数点の
けた合わせ回路の一部に用いられ、データの上位の桁か
ら各桁の値を調べていき、最初に゛′Ｌパレベルとなっ
ている桁を検出する回路のに桁からに＋３桁までの回路
図である。
この回路は、キャリー伝達経路し２ （図中、太線で示
す）に設けられたトランスファーゲートを構成するＮＭ
ＯＳトランジスタ５２、オアゲート５３からなる４つの
検出回路４９とプルアップ用ＰＭＯＳトランジスタ５１
〜５４とからなっている。
す）に設けられたトランスファーゲートを構成するＮＭ
ＯＳトランジスタ５２、オアゲート５３からなる４つの
検出回路４９とプルアップ用ＰＭＯＳトランジスタ５１
〜５４とからなっている。
次に、この回路の動作を説明する。
まず、クロック信号φ２を°Ｌ”レベルにしてプルアッ
プ用ＰＭＯＳトランジスタ５１〜５４をオンさせキャリ
ー伝達経路Ｌ２をＨ”レベルとした後、クロック信号φ
２を“４ ＨｎレベルにしてＰＭＯＳトランジスタ５１
〜５４をオフさせる。
プ用ＰＭＯＳトランジスタ５１〜５４をオンさせキャリ
ー伝達経路Ｌ２をＨ”レベルとした後、クロック信号φ
２を“４ ＨｎレベルにしてＰＭＯＳトランジスタ５１
〜５４をオフさせる。
次に、データＥ（第４図ではＥ−Ｅ）を入に Ｋ＋３
力する。仮に、入力データのに桁からに＋３桁までの各
データＥ −Ｅ は、それぞれ“Ｈ”。
データＥ −Ｅ は、それぞれ“Ｈ”。
に Ｋ＋３
“Ｌ”、”Ｈ”、“Ｈ”であるとする。次に、キ１νり
一伝達経路Ｌ２の上位桁側から゛′Ｌ″レベルのキャリ
ー（ＣＹ ）を入力する。すると、上に＋４ 位の桁からみて、最初に“Ｌ″となっているデータＥ
に対応した出力ＦＫ＋１のみが″゛ビ′なに＋１ す、他の出力はすべて“ｌ Ｈｎレベルとなって、最初
に“し”レベルとなっている桁がＥＫ＋１であることが
検出される。
一伝達経路Ｌ２の上位桁側から゛′Ｌ″レベルのキャリ
ー（ＣＹ ）を入力する。すると、上に＋４ 位の桁からみて、最初に“Ｌ″となっているデータＥ
に対応した出力ＦＫ＋１のみが″゛ビ′なに＋１ す、他の出力はすべて“ｌ Ｈｎレベルとなって、最初
に“し”レベルとなっている桁がＥＫ＋１であることが
検出される。
上述した従来のキャリーの伝達が行なわれるデジタル回
路は、入力データの各桁のデータを処理するデジタル回
路ブロック（第３図の全加算器３３、第４図の検出回路
４９）ごとに１つのトランスファーゲート（ＮＭＯＳト
ランジスタ）が設けられているために、キャリーが伝達
されるときに、キャリーはキャリーが伝達される桁数分
だけトランスファーゲートを通過し、トランスファーゲ
ートを構成するＮＭＯＳトランジスタの導通時の抵抗と
キャリー伝達経路に寄生する奇生容量（第３図、第４図
中でＣ７と表示される）とで構成される時定数回路の影
響によりキャリーの伝達遅延が生じ、桁数の増加に伴い
キャリーの遅延も増大し、回路の高速化が図れないとい
う欠点がある。
路は、入力データの各桁のデータを処理するデジタル回
路ブロック（第３図の全加算器３３、第４図の検出回路
４９）ごとに１つのトランスファーゲート（ＮＭＯＳト
ランジスタ）が設けられているために、キャリーが伝達
されるときに、キャリーはキャリーが伝達される桁数分
だけトランスファーゲートを通過し、トランスファーゲ
ートを構成するＮＭＯＳトランジスタの導通時の抵抗と
キャリー伝達経路に寄生する奇生容量（第３図、第４図
中でＣ７と表示される）とで構成される時定数回路の影
響によりキャリーの伝達遅延が生じ、桁数の増加に伴い
キャリーの遅延も増大し、回路の高速化が図れないとい
う欠点がある。
（問題点を解決するための手段）
本発明のキャリーの伝達が行なわれるデジタル回路は、
トランスファーゲートが２つのデジタル回路ブロックに
１つの割合で設けられ、そのトランスファゲートが２つ
のデジタル回路ブロック分のキャリーの伝達を決定する
制御信号により制御されるように構成されている。
トランスファーゲートが２つのデジタル回路ブロックに
１つの割合で設けられ、そのトランスファゲートが２つ
のデジタル回路ブロック分のキャリーの伝達を決定する
制御信号により制御されるように構成されている。
したが′つて、トランスファーゲートの数を従来の半分
にすることができ、この結果、キャリーの伝達遅延も従
来の半分にすることができる。
にすることができ、この結果、キャリーの伝達遅延も従
来の半分にすることができる。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のキャリーの伝達が行なわれるデジタル
回路の一実施例であって、入力データＡ。
回路の一実施例であって、入力データＡ。
Ｂの加算をおこなう加算回路のに桁からに＋３桁までの
回路構成を示す回路図である。
回路構成を示す回路図である。
この実施例の加算回路は、全加算器１と全加算器４とが
交互に配置されて構成されており、トランスファーゲー
ト１９は全加算器４の内部にのみ設けられている。上述
の全加算器１は半和ｒｓ器２と半加算器３とからなり、
半加算器２と３は、公知の通常の半加算器と同じく、そ
れぞれ排他的論理和ゲート７とアンドゲート８、排他的
論理和ゲート９とアンドゲート１０とからなっている。
交互に配置されて構成されており、トランスファーゲー
ト１９は全加算器４の内部にのみ設けられている。上述
の全加算器１は半和ｒｓ器２と半加算器３とからなり、
半加算器２と３は、公知の通常の半加算器と同じく、そ
れぞれ排他的論理和ゲート７とアンドゲート８、排他的
論理和ゲート９とアンドゲート１０とからなっている。
一方、上述の今加５５４は、半加算器５と半加算器６と
からなっており、半加算器５は、公知の半加咋器と同じ
く排他的論理和ゲート１２とアンドゲート１３とからな
る。半加算器６は、２つの排他的論理和ゲート１５．１
７とアンドゲート１４．１８とオアゲート１６とトラン
スファーゲートを構成するＮＭＯＳトランジスタ１９と
からなっている。
からなっており、半加算器５は、公知の半加咋器と同じ
く排他的論理和ゲート１２とアンドゲート１３とからな
る。半加算器６は、２つの排他的論理和ゲート１５．１
７とアンドゲート１４．１８とオアゲート１６とトラン
スファーゲートを構成するＮＭＯＳトランジスタ１９と
からなっている。
なお、キャリー伝達ラインＬ３には、２つの全加算器ご
と（２桁ごと）にノアゲート２１．２２およびプルアッ
プ用ＭＯＳトランジスタ２０゜２４が設けられている。
と（２桁ごと）にノアゲート２１．２２およびプルアッ
プ用ＭＯＳトランジスタ２０゜２４が設けられている。
以上の構成から明らかなように従来、各桁ごとに設けら
れていたトランスファーゲート１９が本実施例では２桁
ごとに設けられており、トランスファーゲートの数が半
分となっている。
れていたトランスファーゲート１９が本実施例では２桁
ごとに設けられており、トランスファーゲートの数が半
分となっている。
次に、本実施例の加算回路の動作について、Ｋ桁および
に＋１１００データ加算を例にとって説明する。まず、
クロック信号φ１をローレベルにし、プルアップ用ＰＭ
Ｏ８ｔ−ランジスタ２０゜２４をオンさせキャリー伝達
経路電源電圧レベルにした後、クロック信号φ１をハイ
レベルにして、ＰＭＯＳトランジスタ２０．２４をオフ
させる。
に＋１１００データ加算を例にとって説明する。まず、
クロック信号φ１をローレベルにし、プルアップ用ＰＭ
Ｏ８ｔ−ランジスタ２０゜２４をオンさせキャリー伝達
経路電源電圧レベルにした後、クロック信号φ１をハイ
レベルにして、ＰＭＯＳトランジスタ２０．２４をオフ
させる。
この後データＡ、Ｂを入力する。入力データＡ。
Ｂのに桁目のデータＡ 、Ｂ は全加算器１にてに
Ｋ 加算され、Ｋ桁目の加算後の出力ＤＫが得られる。
Ｋ 加算され、Ｋ桁目の加算後の出力ＤＫが得られる。
全加算器１は公知の通常の全加Ｗ器であり、詳しい動作
の説明は省略する。
の説明は省略する。
入力データのに＋１１００データＡＫ＋１゜Ｂ とは
、全加算器４中の半加算器でまず加算に＋１ され、排他的論理和ゲート１２からは和（サム）が、ア
ンドゲート１３からはキャリーが送出される。次に、前
述の排他的論理和ゲート１２から送出される和と半加算
器２のアンドゲート８から送出されるキャリーとの和（
サム）が排他的論理和ゲート１５から出力され、さらに
、この和と半加算器３のアンドゲート１０から送出され
るキャリーとの和を排他的論理和ゲート１７でとり、Ｋ
＋１桁目の加算出力ＤＫ＋１が得られる。
、全加算器４中の半加算器でまず加算に＋１ され、排他的論理和ゲート１２からは和（サム）が、ア
ンドゲート１３からはキャリーが送出される。次に、前
述の排他的論理和ゲート１２から送出される和と半加算
器２のアンドゲート８から送出されるキャリーとの和（
サム）が排他的論理和ゲート１５から出力され、さらに
、この和と半加算器３のアンドゲート１０から送出され
るキャリーとの和を排他的論理和ゲート１７でとり、Ｋ
＋１桁目の加算出力ＤＫ＋１が得られる。
次に、キャリーの伝達について述べる。Ｋ＋１桁目から
に＋２桁目にキャリーを伝達する揚台は下記の３通りの
場合がある。
に＋２桁目にキャリーを伝達する揚台は下記の３通りの
場合がある。
（１）Ｋ＋１桁目の半加算器５のアンドゲート１３から
出力されるキャリーが“Ｈ”レベルのとき。
出力されるキャリーが“Ｈ”レベルのとき。
（２）Ｋ桁目の半加算器２のアンドゲート８から出力さ
れるキャリーが“１」″レベルでかつに＋１１００半加
算器５の排他的論理和ゲート１２から出力される和（サ
ム）が゛Ｈ″レベルのとき。
れるキャリーが“１」″レベルでかつに＋１１００半加
算器５の排他的論理和ゲート１２から出力される和（サ
ム）が゛Ｈ″レベルのとき。
（３）Ｋ桁目の半加算器２の排他的論理和ゲート７から
出力される和（サム）とに＋１１００半加算器５の排他
的論理和ゲート１２から出力される和（サム）とが共に
１１ ＨＩＴレベルであり、かつキャリー伝達経路Ｌ３
を介してに一１桁目から伝達されてくるキャリー（ＣＹ
）が゛°Ｌ″レベルのに−１ とき。
出力される和（サム）とに＋１１００半加算器５の排他
的論理和ゲート１２から出力される和（サム）とが共に
１１ ＨＩＴレベルであり、かつキャリー伝達経路Ｌ３
を介してに一１桁目から伝達されてくるキャリー（ＣＹ
）が゛°Ｌ″レベルのに−１ とき。
前述した（１） 、 （２）の場合にに＋１１００らに
＋２桁目にキャリーを伝達するためにに＋１１００半加
算器６においてアンドゲート１４およびノアゲート１６
とが設けられている。また、前述した（３）の場合にに
＋２桁目にキャリーを伝達するためにアンドゲート１８
およびトランスファーゲート１９が設けられている。す
なわち、Ｋ桁目のデータＡ 、Ｂ の和とに＋１１
００データに に Ａ 、ＢＫ＋１の和が共に“Ｈ”レベルのときにに
＋１ アンドゲート１８の出力は“Ｈ”レベルとなり、トラン
スファーゲート１９をオンさせ、Ｋ−１桁目のキャリー
をに＋２桁目に伝達するものである。
＋２桁目にキャリーを伝達するためにに＋１１００半加
算器６においてアンドゲート１４およびノアゲート１６
とが設けられている。また、前述した（３）の場合にに
＋２桁目にキャリーを伝達するためにアンドゲート１８
およびトランスファーゲート１９が設けられている。す
なわち、Ｋ桁目のデータＡ 、Ｂ の和とに＋１１
００データに に Ａ 、ＢＫ＋１の和が共に“Ｈ”レベルのときにに
＋１ アンドゲート１８の出力は“Ｈ”レベルとなり、トラン
スファーゲート１９をオンさせ、Ｋ−１桁目のキャリー
をに＋２桁目に伝達するものである。
上述したアンドゲート１８の出力が全加算器１と全加算
器４の２つ分（２桁分）のキャリーの伝達を決定する制
御信号となる。
器４の２つ分（２桁分）のキャリーの伝達を決定する制
御信号となる。
以上説明したように、Ｋ−１桁目からのキャリーは、Ｋ
桁目のデータ加算処理をおこなう全加算３１に入力され
る一方、これと並列に分岐されて設けられたキャリー伝
達経路Ｌ３を介してトランスファーゲートを構成するＮ
ＭＯＳトランジスタ１９のソース（ドレイン）に入力さ
れ、Ｋ桁目およびに＋１１００川口処理結果が、Ｋ＋２
桁目へのキャリー伝達条骨を満たすときのみ、上述のＮ
ＭＯＳトランジスタ１９が導通してキャリーに一１桁目
のキャリーをに＋２桁目に伝えるようになすことにより
、トランスフ戸−ゲート１９の数を従来の半分とするこ
とができる。
桁目のデータ加算処理をおこなう全加算３１に入力され
る一方、これと並列に分岐されて設けられたキャリー伝
達経路Ｌ３を介してトランスファーゲートを構成するＮ
ＭＯＳトランジスタ１９のソース（ドレイン）に入力さ
れ、Ｋ桁目およびに＋１１００川口処理結果が、Ｋ＋２
桁目へのキャリー伝達条骨を満たすときのみ、上述のＮ
ＭＯＳトランジスタ１９が導通してキャリーに一１桁目
のキャリーをに＋２桁目に伝えるようになすことにより
、トランスフ戸−ゲート１９の数を従来の半分とするこ
とができる。
第２図は本発明の他の実施例であって、データの上位か
ら各桁の値を調べていき、最初に“Ｌ″レベルなってい
る桁を検出する回路のに桁目からに＋３桁目までの回路
図である。
ら各桁の値を調べていき、最初に“Ｌ″レベルなってい
る桁を検出する回路のに桁目からに＋３桁目までの回路
図である。
この実施例の回路は、検出回路５３．２５が交互に配置
された構成となっている。検出回路５３はオア回路２８
からなり、検出回路２５は、インバータ２６、アンドゲ
ート２７、オアゲート２９およびトランスファーゲート
を構成するＮＭＯＳトランジスタ３１とからなっている
。また、キャリー伝達経路Ｌ４（図中、太線で示される
）にはプルアップ用ＭＯＳトランジスタ３０．３２が接
続されている。
された構成となっている。検出回路５３はオア回路２８
からなり、検出回路２５は、インバータ２６、アンドゲ
ート２７、オアゲート２９およびトランスファーゲート
を構成するＮＭＯＳトランジスタ３１とからなっている
。また、キャリー伝達経路Ｌ４（図中、太線で示される
）にはプルアップ用ＭＯＳトランジスタ３０．３２が接
続されている。
次に、この回路の動作について説明する。
まず、クロック信号φ２を“Ｌ”レベルに、してＰＭＯ
３トランジスタ３０．３２をオンさせキャリー伝達経路
Ｌ４を電源電圧レベルにし、その後、クロック信号φ２
を゛ＨパレベルにしてＰＭＯＳトランジスタ３０．３２
をオフさせる。
３トランジスタ３０．３２をオンさせキャリー伝達経路
Ｌ４を電源電圧レベルにし、その後、クロック信号φ２
を゛ＨパレベルにしてＰＭＯＳトランジスタ３０．３２
をオフさせる。
次に、データＥを入力する。入力データのに桁からに＋
３桁までの各データ［〜Ｅ はそれに Ｋ＋３ ぞれｌ ＨＩＩ、“Ｌ″、“Ｈ″、“ＨＩＩであるとす
る。
３桁までの各データ［〜Ｅ はそれに Ｋ＋３ ぞれｌ ＨＩＩ、“Ｌ″、“Ｈ″、“ＨＩＩであるとす
る。
次に、キャリー伝達経路Ｌ４の上位桁側から“し”レベ
ルのキャリー（ＣＹ ）を入力する。
ルのキャリー（ＣＹ ）を入力する。
Ｋ＋４
に＋３桁目およびに＋２桁目のデータはＥＫ＋３゜Ｅ
は共に“ｌ Ｈｎであるためオアゲート２８゜に＋２ ２９の各出力Ｆ 、Ｆ も“Ｈ”となる。にに
＋３ に＋２ ＋３およびに＋２桁目に“Ｌ”となっているデータがな
いことはアンドゲート２７により検出され、アンドゲー
ト２７の出力によりトランスファーゲートを構成するＮ
ＭＯ８トランジスタ３１がオンしてキャリー（ＣＹ
）をさらに下位の桁に伝に＋４ 達し検出動作を続行する。するとに＋１桁目の入力Ｅ
が“Ｌ”であるため、オアゲート２８にに＋１ おける２つの入力が共に“し”となりオアゲート２８の
出力ＦＫ＋１が“Ｌ″となりに＋１桁目のデータＥに、
１が最初に“Ｌ″になっている桁であることが検出され
る。なお、ＦＫ＋１以下の他の出力はすべて“ＨＩＴと
なる。
は共に“ｌ Ｈｎであるためオアゲート２８゜に＋２ ２９の各出力Ｆ 、Ｆ も“Ｈ”となる。にに
＋３ に＋２ ＋３およびに＋２桁目に“Ｌ”となっているデータがな
いことはアンドゲート２７により検出され、アンドゲー
ト２７の出力によりトランスファーゲートを構成するＮ
ＭＯ８トランジスタ３１がオンしてキャリー（ＣＹ
）をさらに下位の桁に伝に＋４ 達し検出動作を続行する。するとに＋１桁目の入力Ｅ
が“Ｌ”であるため、オアゲート２８にに＋１ おける２つの入力が共に“し”となりオアゲート２８の
出力ＦＫ＋１が“Ｌ″となりに＋１桁目のデータＥに、
１が最初に“Ｌ″になっている桁であることが検出され
る。なお、ＦＫ＋１以下の他の出力はすべて“ＨＩＴと
なる。
この実施例では、アンドゲート２７の出力が、２桁分の
キャリーの伝達を決定する制御信号となる。
キャリーの伝達を決定する制御信号となる。
以上説明したように本発明は、２つのデジタル回路ブ０
ツクに１つの割合で、１つのトランスファーゲートを設
けることにより、トランスファーゲートの数を半分にで
き、この結果、キャリーの伝達遅延を半減させるという
効果がある。
ツクに１つの割合で、１つのトランスファーゲートを設
けることにより、トランスファーゲートの数を半分にで
き、この結果、キャリーの伝達遅延を半減させるという
効果がある。
第１図は本発明のキャリーの伝達がおこなわれるデジタ
ル回路の一実施例の回路図、第２図は本発明のキャリー
の伝達がおこなわれるデジタル回路の他の実施例の回路
図、第３図は従来のキャリーの伝達がおこなわれるデジ
タル回路の一例の回路図、第４図は従来のキャリーの伝
達がおこなわれるデジタル回路の他の例の回路図である
。 １．４・・・全加算器、 ２．３．５．６・・・半加算鼎、 ７．９．１２．１７・・・排他的論理和ゲート、８．１
０．１３．１４．１８．２７・・・アンドゲート、 １６．２８．２９・・・オアゲート、 ２１．２２・・・ノアゲート、 １９．３１・・・トランスファーゲート（ＮＭＯＳトラ
ンジスタ）、 ２０．２４．３０．３２・・・プルアップ用ＰＭＯＳト
ランジスタ、 ２５．５３・・・検出回路、 ２６・・・インバータ、 Ａ、Ｂ、Ｅ・・・入力データ、 Ｄ、Ｆ・・・データ処理出力、 φ１．φ２・・・クロック信号、 ■・・・Ｔ１ｆｔ、 Ｌ３．Ｌ、ｌ・・・キャリー伝達回路。
ル回路の一実施例の回路図、第２図は本発明のキャリー
の伝達がおこなわれるデジタル回路の他の実施例の回路
図、第３図は従来のキャリーの伝達がおこなわれるデジ
タル回路の一例の回路図、第４図は従来のキャリーの伝
達がおこなわれるデジタル回路の他の例の回路図である
。 １．４・・・全加算器、 ２．３．５．６・・・半加算鼎、 ７．９．１２．１７・・・排他的論理和ゲート、８．１
０．１３．１４．１８．２７・・・アンドゲート、 １６．２８．２９・・・オアゲート、 ２１．２２・・・ノアゲート、 １９．３１・・・トランスファーゲート（ＮＭＯＳトラ
ンジスタ）、 ２０．２４．３０．３２・・・プルアップ用ＰＭＯＳト
ランジスタ、 ２５．５３・・・検出回路、 ２６・・・インバータ、 Ａ、Ｂ、Ｅ・・・入力データ、 Ｄ、Ｆ・・・データ処理出力、 φ１．φ２・・・クロック信号、 ■・・・Ｔ１ｆｔ、 Ｌ３．Ｌ、ｌ・・・キャリー伝達回路。
Claims (1)
- 【特許請求の範囲】 入力データの各桁のデータ処理をおこなう複数のデジタ
ル回路ブロックと、該デジタル回路ブロック間のキャリ
ーの伝達をおこなうためのキャリー伝達経路と、該キャ
リー伝達経路の複数箇所に設けられ、キャリーの伝達を
制御するトランスファーゲートとを有するキャリーの伝
達が行なわれるデジタル回路において、 トランスファーゲートが２つのデジタル回路ブロックに
１つの割合で設けられ、該トランスファーゲートが２つ
のデジタル回路分のキャリーの伝達を決定する制御信号
により制御されるように構成されていることを特徴とす
るキャリーの伝達が行なわれるデジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051329A JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051329A JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217419A true JPS63217419A (ja) | 1988-09-09 |
| JPH0782424B2 JPH0782424B2 (ja) | 1995-09-06 |
Family
ID=12883881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051329A Expired - Fee Related JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782424B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260031A (ja) * | 1989-03-31 | 1990-10-22 | Nec Corp | 論理回路 |
| JPH0367327A (ja) * | 1989-08-07 | 1991-03-22 | Nec Ic Microcomput Syst Ltd | 加算回路 |
| JPH03175530A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 論理回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
-
1987
- 1987-03-05 JP JP62051329A patent/JPH0782424B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
| JPS62241029A (ja) * | 1985-12-20 | 1987-10-21 | テキサス インスツルメンツ インコ−ポレイテツド | 多段並列バイナリイ加算器回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260031A (ja) * | 1989-03-31 | 1990-10-22 | Nec Corp | 論理回路 |
| JPH0367327A (ja) * | 1989-08-07 | 1991-03-22 | Nec Ic Microcomput Syst Ltd | 加算回路 |
| JPH03175530A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782424B2 (ja) | 1995-09-06 |
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