JPH0139139B2 - - Google Patents
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- JPH0139139B2 JPH0139139B2 JP55177290A JP17729080A JPH0139139B2 JP H0139139 B2 JPH0139139 B2 JP H0139139B2 JP 55177290 A JP55177290 A JP 55177290A JP 17729080 A JP17729080 A JP 17729080A JP H0139139 B2 JPH0139139 B2 JP H0139139B2
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- signals
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】
本発明は、データを記憶する記憶装置と、当該
記憶装置に対するアクセスデータを処理する処理
装置を有するデータ処理システムにおいて、記憶
装置と処理装置との間の信号の授受を制御する記
憶制御装置に関する。
記憶装置に対するアクセスデータを処理する処理
装置を有するデータ処理システムにおいて、記憶
装置と処理装置との間の信号の授受を制御する記
憶制御装置に関する。
通常のデータ処理システムにおいて、主記憶装
置と、これより読み出したデータを処理する処理
装置とは、機能分坦が明確に分離されており、さ
らに比較的大きな記憶容量を必要とする大形のデ
ータ処理装置では、上記両者は実装形態上も明確
に分離されている場合が多い。
置と、これより読み出したデータを処理する処理
装置とは、機能分坦が明確に分離されており、さ
らに比較的大きな記憶容量を必要とする大形のデ
ータ処理装置では、上記両者は実装形態上も明確
に分離されている場合が多い。
これらのデータ処理システムでは、処理装置と
主記憶装置との間に、データの送受信に関する明
確なとりきめが予め定められており、このとりき
めに従つて処理装置は主記憶装置に対してデータ
のアクセスを行う。主記憶装置のアクセス制御を
直接分坦する装置は記憶制御装置と呼ばれ、処理
装置内に設けた記憶制御装置部分をここでは記憶
制御ユニツト（SCU）と称す。またSCUと主記
憶装置間のデータの送受信に関するとりきめを両
者間のインタフエースと称す。
主記憶装置との間に、データの送受信に関する明
確なとりきめが予め定められており、このとりき
めに従つて処理装置は主記憶装置に対してデータ
のアクセスを行う。主記憶装置のアクセス制御を
直接分坦する装置は記憶制御装置と呼ばれ、処理
装置内に設けた記憶制御装置部分をここでは記憶
制御ユニツト（SCU）と称す。またSCUと主記
憶装置間のデータの送受信に関するとりきめを両
者間のインタフエースと称す。
上記インタフエースに関する従来技術の一つに
は、SCU側からアクセスの種類に関する情報と
起動パルスを主記憶装置に対して送出し、これを
受けた主記憶装置は要求された動作を完了した時
点で完了信号をSCUに返す方法がある。この場
合、SCUは、主記憶装置からの完了報告信号を
受けとつてデータのとり込みあるいは、次の処理
に移行する。
は、SCU側からアクセスの種類に関する情報と
起動パルスを主記憶装置に対して送出し、これを
受けた主記憶装置は要求された動作を完了した時
点で完了信号をSCUに返す方法がある。この場
合、SCUは、主記憶装置からの完了報告信号を
受けとつてデータのとり込みあるいは、次の処理
に移行する。
このような方式では、処理装置は主記憶装置か
らの完了報告信号を待つて次の処理に移るため、
主記憶装置と処理装置との物理的な距離の大小は
動作に関係しない。したがつて主記憶容量が増設
あるいは構成変更されて、SCUからみた主記憶
のアクセス時間が変化しても、論理回路上の変更
をする必要がないという利点がある。またこのよ
うな主記憶装置は、インタフエースが同一であれ
ば種々の処理装置の主記憶装置として共通に使用
できるという利点もある。しかしながら、SCU
と主記憶装置との間での起動信号の授受および完
了信号の授受に時間的な同期損失が生ずるため、
SCUからみた主記憶装置のアクセス時間は実質
増加するという欠点がある。またSCU側と主記
憶装置側で、それぞれ情報の受け渡しの管理をし
なければならないので、データ処理装置全体とし
ては論理規模も増加する。
らの完了報告信号を待つて次の処理に移るため、
主記憶装置と処理装置との物理的な距離の大小は
動作に関係しない。したがつて主記憶容量が増設
あるいは構成変更されて、SCUからみた主記憶
のアクセス時間が変化しても、論理回路上の変更
をする必要がないという利点がある。またこのよ
うな主記憶装置は、インタフエースが同一であれ
ば種々の処理装置の主記憶装置として共通に使用
できるという利点もある。しかしながら、SCU
と主記憶装置との間での起動信号の授受および完
了信号の授受に時間的な同期損失が生ずるため、
SCUからみた主記憶装置のアクセス時間は実質
増加するという欠点がある。またSCU側と主記
憶装置側で、それぞれ情報の受け渡しの管理をし
なければならないので、データ処理装置全体とし
ては論理規模も増加する。
上記欠点を改善するため、主記憶装置とSCU
とのインタフエースに関して他の従来技術があ
る。これは主記憶装置のアクセスに関する主に時
間的な管理をSCU側で行う方式である。この方
式では、主記憶装置に対する起動をかけた後、ア
クセスの種類に応じて予め定めた時間経過の監視
をSCUで行う。たとえば、読出しの場合は、起
動からの経過時間をSCUでカウントし、一定時
間が経過したら、SCUから主記憶装置に対して
データバスへのデータ送出を指示し、SCUは上
記データバスの内容をデータレジスタへセツトす
る。
とのインタフエースに関して他の従来技術があ
る。これは主記憶装置のアクセスに関する主に時
間的な管理をSCU側で行う方式である。この方
式では、主記憶装置に対する起動をかけた後、ア
クセスの種類に応じて予め定めた時間経過の監視
をSCUで行う。たとえば、読出しの場合は、起
動からの経過時間をSCUでカウントし、一定時
間が経過したら、SCUから主記憶装置に対して
データバスへのデータ送出を指示し、SCUは上
記データバスの内容をデータレジスタへセツトす
る。
このように主記憶装置のアクセス起動からアク
セス完了までの時間管理をSCU側で行うことに
より、前述した従来技術に比べて時間損失ならび
にデータの受け渡しに関する論理回路の増加は一
般的に改善される。
セス完了までの時間管理をSCU側で行うことに
より、前述した従来技術に比べて時間損失ならび
にデータの受け渡しに関する論理回路の増加は一
般的に改善される。
ところがこのような方式は、前述した従来例の
欠点を改善する一方で、その長所が相殺されてし
まう問題がある。すなわち、処理装置とこれに接
続される主記憶装置のインタフエースにおける信
号授受に関する時間系は、実装形態、回路系およ
び制御方式が定まれば一般的には固定となり、時
間系の変更に対して柔軟性がなくなる。このため
主記憶容量を増設したり、構成変更する場合、あ
るいは記憶素子の進歩によりアクセス時間が変つ
た場合、あるいは主記憶装置を異なる処理装置に
接続する場合には不利な制御方式となる。
欠点を改善する一方で、その長所が相殺されてし
まう問題がある。すなわち、処理装置とこれに接
続される主記憶装置のインタフエースにおける信
号授受に関する時間系は、実装形態、回路系およ
び制御方式が定まれば一般的には固定となり、時
間系の変更に対して柔軟性がなくなる。このため
主記憶容量を増設したり、構成変更する場合、あ
るいは記憶素子の進歩によりアクセス時間が変つ
た場合、あるいは主記憶装置を異なる処理装置に
接続する場合には不利な制御方式となる。
そこで本発明は、上述した従来技術のそれぞれ
の問題点を解決する改良された記憶制御装置を提
供することを目的とする。すなわち、本発明は、
記憶装置へのアクセス時間を短縮でき、かつ記憶
装置の増設や構成変更におけるアクセス時間系の
変化に対しても、柔軟に対処できる記憶制御装置
を経済的に実現、提供するものである。
の問題点を解決する改良された記憶制御装置を提
供することを目的とする。すなわち、本発明は、
記憶装置へのアクセス時間を短縮でき、かつ記憶
装置の増設や構成変更におけるアクセス時間系の
変化に対しても、柔軟に対処できる記憶制御装置
を経済的に実現、提供するものである。
本発明は、記憶制御装置に、少なくとも記憶装
置のアクセス時間と処理装置のマシンサイクルと
に関する情報が初期設定される保持手段と、前記
保持手段の情報に基づいて記憶装置と処理装置と
の間の信号の授受時期を決定する手段とを具備す
るをことを特徴とする。
置のアクセス時間と処理装置のマシンサイクルと
に関する情報が初期設定される保持手段と、前記
保持手段の情報に基づいて記憶装置と処理装置と
の間の信号の授受時期を決定する手段とを具備す
るをことを特徴とする。
以下、本発明を、データ処理システムの主記憶
装置と処理装置間の信号の授受を制御するSCU
に適用した一実施例について説明する。
装置と処理装置間の信号の授受を制御するSCU
に適用した一実施例について説明する。
第１図は、処理装置内部の特に本発明に関係の
深い部分を示す。マイクロプログラムを格納する
制御記憶装置１より、マイクロ命令が信号線１０
０を経てマイクロ命令読み出しレジスタ
（CSDR）３に遂次読み出される。これを関連す
るユニツトが解読・実行することにより、処理装
置は一連の処理を遂行するのであるが、実行のシ
ーケンスは実行ユニツト２により信号線１０４を
介して指示される。マイクロプログラムの実行シ
ーケンスの手法については既知の技術であり、詳
細な説明は要しない。CSDR３に読み出されたマ
イクロ命令の中の主記憶アクセスを起動するかど
うかを規定するフイールドは、信号線１０１を介
してSCU１７に送出される。一方、CSDR３の内
容は信号線１０２を経由して実行ユニツト２に送
出され、主記憶アクセスに関する制御情報が信号
線１０３を介してSCU１７に送出される。ここ
で対象とする制御情報としては、主記憶アクセス
の種類が、読み出し（FE）か、全書き込み
（ST）か、部分書き込み（PST）かに関する情
報を含む。
深い部分を示す。マイクロプログラムを格納する
制御記憶装置１より、マイクロ命令が信号線１０
０を経てマイクロ命令読み出しレジスタ
（CSDR）３に遂次読み出される。これを関連す
るユニツトが解読・実行することにより、処理装
置は一連の処理を遂行するのであるが、実行のシ
ーケンスは実行ユニツト２により信号線１０４を
介して指示される。マイクロプログラムの実行シ
ーケンスの手法については既知の技術であり、詳
細な説明は要しない。CSDR３に読み出されたマ
イクロ命令の中の主記憶アクセスを起動するかど
うかを規定するフイールドは、信号線１０１を介
してSCU１７に送出される。一方、CSDR３の内
容は信号線１０２を経由して実行ユニツト２に送
出され、主記憶アクセスに関する制御情報が信号
線１０３を介してSCU１７に送出される。ここ
で対象とする制御情報としては、主記憶アクセス
の種類が、読み出し（FE）か、全書き込み
（ST）か、部分書き込み（PST）かに関する情
報を含む。
信号線１０１の内容はデコーダ４により解読さ
れ、主記憶アクセスを起動する場合は、デコーダ
４の出力信号１０５が“１”となる。このとき信
号線１２１の後述する主記憶ビジー信号（BSY）
が“０”の場合は、インバータ１６を介した信号
１０６が“１”となり、信号線１１２により入力
されるタイミング信号T0に同期してアンドゲー
ト６の出力信号１０７が“１”となり、フリツプ
フロツプ（FF）８がセツトされ、FF８の出力信
号１０９が“１”になる。また信号BSYが“１”
の場合は、アンドゲート７の出力信号１０８が
“１”となり、FF９がセツトされ、その出力信号
１１０が“１”となる。この状態で、信号線１２
１の信号BSYが“０”に変化するとアンドゲー
ト１０の出力信号１１１が“１”となる。信号１
０９と１１１は、１回の主記憶アクセスに対して
どちらか一方が“１”となり、オアゲート１１を
介してその信号線１１３に伝えられ、主記憶アク
セスの起動信号（EX）として主記憶装置（図示
せず）に送出される。また信号線１１３“１”と
なるとタイミング信号Ｔ１でFF１２がセツトさ
れ、その出力信号１１４を介してFF８またはFF
９がリセツトされることにより、信号線１１３の
信号EXを所定のパルス幅に整形することが可能
である。
れ、主記憶アクセスを起動する場合は、デコーダ
４の出力信号１０５が“１”となる。このとき信
号線１２１の後述する主記憶ビジー信号（BSY）
が“０”の場合は、インバータ１６を介した信号
１０６が“１”となり、信号線１１２により入力
されるタイミング信号T0に同期してアンドゲー
ト６の出力信号１０７が“１”となり、フリツプ
フロツプ（FF）８がセツトされ、FF８の出力信
号１０９が“１”になる。また信号BSYが“１”
の場合は、アンドゲート７の出力信号１０８が
“１”となり、FF９がセツトされ、その出力信号
１１０が“１”となる。この状態で、信号線１２
１の信号BSYが“０”に変化するとアンドゲー
ト１０の出力信号１１１が“１”となる。信号１
０９と１１１は、１回の主記憶アクセスに対して
どちらか一方が“１”となり、オアゲート１１を
介してその信号線１１３に伝えられ、主記憶アク
セスの起動信号（EX）として主記憶装置（図示
せず）に送出される。また信号線１１３“１”と
なるとタイミング信号Ｔ１でFF１２がセツトさ
れ、その出力信号１１４を介してFF８またはFF
９がリセツトされることにより、信号線１１３の
信号EXを所定のパルス幅に整形することが可能
である。
一方、実行ユニツト２から送出された主記憶ア
クセスの種類に関する制御情報は、制御部５によ
り同様の処理をされてその信号線１１６に出力さ
れ、主記憶装置に送出される。
クセスの種類に関する制御情報は、制御部５によ
り同様の処理をされてその信号線１１６に出力さ
れ、主記憶装置に送出される。
本発明の特徴は特に制御部１３にある。この制
御部１３は信号線１１３及び１１６と接続され、
さらに処理装置内の初期設定制御部１５と信号線
１１７を介して接続される。制御部１３は信号線
１２１を介して信号BSYをSCU１７内部と実行
ユニツト２に送出する。さらに読み出しデータを
データバス１１８に送出することを主記憶装置に
対して指令する信号（GFDR）を信号線１１９
に、またこの送出されたデータを処理装置内の読
み出しデータレジスタ（RDR）１４が取り込む
ことを指示する信号（ADV）を信号線１２０に
出力する。RDR１４に取り込まれたデータは、
データ線１２２により処理装置内部に送出され、
実行ユニツト２の管理の下で処理される。
御部１３は信号線１１３及び１１６と接続され、
さらに処理装置内の初期設定制御部１５と信号線
１１７を介して接続される。制御部１３は信号線
１２１を介して信号BSYをSCU１７内部と実行
ユニツト２に送出する。さらに読み出しデータを
データバス１１８に送出することを主記憶装置に
対して指令する信号（GFDR）を信号線１１９
に、またこの送出されたデータを処理装置内の読
み出しデータレジスタ（RDR）１４が取り込む
ことを指示する信号（ADV）を信号線１２０に
出力する。RDR１４に取り込まれたデータは、
データ線１２２により処理装置内部に送出され、
実行ユニツト２の管理の下で処理される。
第２図は、第１図における制御部１３をより詳
細に示す図である。制御部１３は、処理装置のマ
シンサイクルの識別フラグ、および主記憶素子の
アクセス時間に関する識別フラグをそれぞれ保持
する構成レジスタ２０，２１、とこれら構成レジ
スタ２０および２１の内容により後述する信号Ｓ
０〜Ｓ４を出力する制御回路２２と、信号EXが
ONとなつた後からの経過時間をカウントするカ
ウンタ２５と、このカウンタ２５のカウント値を
デコードするデコーダ２６と、このデコーダ２６
のデコード結果と上記制御回路２２の出力信号２
０２と信号線１１６からの主記憶アクセスの種類
を示す信号FE，ST，PSTとより、信号GFDR，
ADVおよび信号BSYを作るためのビジーリセツ
ト信号（BSYR）を作成する制御回路２７と、さ
らに信号BSYを発生させるFF２８とにより主に
構成される。
細に示す図である。制御部１３は、処理装置のマ
シンサイクルの識別フラグ、および主記憶素子の
アクセス時間に関する識別フラグをそれぞれ保持
する構成レジスタ２０，２１、とこれら構成レジ
スタ２０および２１の内容により後述する信号Ｓ
０〜Ｓ４を出力する制御回路２２と、信号EXが
ONとなつた後からの経過時間をカウントするカ
ウンタ２５と、このカウンタ２５のカウント値を
デコードするデコーダ２６と、このデコーダ２６
のデコード結果と上記制御回路２２の出力信号２
０２と信号線１１６からの主記憶アクセスの種類
を示す信号FE，ST，PSTとより、信号GFDR，
ADVおよび信号BSYを作るためのビジーリセツ
ト信号（BSYR）を作成する制御回路２７と、さ
らに信号BSYを発生させるFF２８とにより主に
構成される。
構成レジスタ２０はｍ１，ｍ２，ｍ３の３種類
のマシンサイクル識別フラグを、構成レジスタ２
１はta1，ta2，ta3の３種類の主記憶素子識別フラ
グを保持できるようになつており、処理装置の初
期設定時には、識別フラグm1〜m3のいずれかの
１つ、及び識別フラグta1〜ta3のいずれかの１つ
が信号線１１７を介してそれぞれ“１”にセツト
（スキヤンイン）される。この動作は例えば、処
理装置の初期設定期間にマイクロプログラムを制
御記憶装置にロードする手法、あるいは従来の構
成制御レジスタ（図示せず）に所定の値を設定す
る手法等の既知の技術により遂行される。これら
構成レジスタ２０，２１の出力は信号線２００お
よび２０１を介して制御回路２２に入力される。
のマシンサイクル識別フラグを、構成レジスタ２
１はta1，ta2，ta3の３種類の主記憶素子識別フラ
グを保持できるようになつており、処理装置の初
期設定時には、識別フラグm1〜m3のいずれかの
１つ、及び識別フラグta1〜ta3のいずれかの１つ
が信号線１１７を介してそれぞれ“１”にセツト
（スキヤンイン）される。この動作は例えば、処
理装置の初期設定期間にマイクロプログラムを制
御記憶装置にロードする手法、あるいは従来の構
成制御レジスタ（図示せず）に所定の値を設定す
る手法等の既知の技術により遂行される。これら
構成レジスタ２０，２１の出力は信号線２００お
よび２０１を介して制御回路２２に入力される。
信号EXはアンドゲート２９を介してタイミン
グ信号T2によりFF２８をセツトし、主記憶装置
BSYを“１”にする。また一方で、カウンタ２
５のリセツト端子（Ｒ）に入力され、この該カウ
ンタ２５をイニシヤライズする。また信号EXが
“０”になると、インバータ２３を介した信号２
０３によりアンドゲート２４が開く。従つて、カ
ウンタ２５は信号EXが“０”となつた時点から
マシンサイクルに同期するタイミング信号T2に
よりカウントを始める。カウンタ２５の出力端子
n0〜n3はそれぞれカウント値の20〜23に対応し、
これらの出力はそれぞれ信号線２０６〜２０９に
送出されデコーダ２６に入る。
グ信号T2によりFF２８をセツトし、主記憶装置
BSYを“１”にする。また一方で、カウンタ２
５のリセツト端子（Ｒ）に入力され、この該カウ
ンタ２５をイニシヤライズする。また信号EXが
“０”になると、インバータ２３を介した信号２
０３によりアンドゲート２４が開く。従つて、カ
ウンタ２５は信号EXが“０”となつた時点から
マシンサイクルに同期するタイミング信号T2に
よりカウントを始める。カウンタ２５の出力端子
n0〜n3はそれぞれカウント値の20〜23に対応し、
これらの出力はそれぞれ信号線２０６〜２０９に
送出されデコーダ２６に入る。
デコーダ２６の構成は、後述する信号GFDR，
ADVおよびBSYRの送出時期ci〜ci＋6との関係
で定める。たとえば、ciを５マシンサイクルとす
ると、n3，n2，n1，n0の出力がそれぞれ“０”，
“１”，“０”，“１”となつたとき出力信号線２１
０―ａが“１”となるように構成する。このよう
なデコーダ２６の構成は既知の技術であり、詳細
な説明は要しない。
ADVおよびBSYRの送出時期ci〜ci＋6との関係
で定める。たとえば、ciを５マシンサイクルとす
ると、n3，n2，n1，n0の出力がそれぞれ“０”，
“１”，“０”，“１”となつたとき出力信号線２１
０―ａが“１”となるように構成する。このよう
なデコーダ２６の構成は既知の技術であり、詳細
な説明は要しない。
BSY信号を発生するFF２８のリセツト端子Ｒ
には、制御回路２７の出力信号BSYRが接続され
ており、この信号BSYRが“１”となつたとき、
信号BSYは“０”にリセツトされる。
には、制御回路２７の出力信号BSYRが接続され
ており、この信号BSYRが“１”となつたとき、
信号BSYは“０”にリセツトされる。
第３図および第４図は上記制御回路２２および
２７の内部動作をより明確にするための説明図で
ある。
２７の内部動作をより明確にするための説明図で
ある。
第３図は、識別フラグmk（ｋ＝１〜３），taj
（ｊ＝１〜３）の組合せと信号GFDR，ADVおよ
びBSYRの送出時期との関係を示す表である。
各々の送出時期は、信号EXの発信後のマシンサ
イクル数を計数した値ci〜ci＋６で表示してあ
る。これらの値は、処理装置と主記憶装置の応答
性能から予め決められるものである。たとえば、
識別フラグm1，ta1がそれぞれ“１”とセツトさ
れた場合、信号GFDRはciの時期に、信号ADV
はci＋１の時期にそれぞれ送出される。また信号
BSYRは主記憶アクセスの種類がFEあるいはST
のときには、ciの時期に、PSTのときにはci＋２
の時期にそれぞれ送出される。
（ｊ＝１〜３）の組合せと信号GFDR，ADVおよ
びBSYRの送出時期との関係を示す表である。
各々の送出時期は、信号EXの発信後のマシンサ
イクル数を計数した値ci〜ci＋６で表示してあ
る。これらの値は、処理装置と主記憶装置の応答
性能から予め決められるものである。たとえば、
識別フラグm1，ta1がそれぞれ“１”とセツトさ
れた場合、信号GFDRはciの時期に、信号ADV
はci＋１の時期にそれぞれ送出される。また信号
BSYRは主記憶アクセスの種類がFEあるいはST
のときには、ciの時期に、PSTのときにはci＋２
の時期にそれぞれ送出される。
第３図では、信号GFDR，ADVおよびBSYR
の送出時期が、それぞれci〜ci＋４、ci＋１〜ci
＋５およびci〜ci＋６だけの種類があることが判
る。なお、信号BSYRは、主記憶アクセスの種類
によりさらにci＋ci＋４およびci＋２〜ci＋６に
送出時期が分かれる。従つて、各信号の送出時期
は、それぞれ５通りに分類でき、このような分類
に従つて各信号の送出時期を選択してやればよい
ことが判る。
の送出時期が、それぞれci〜ci＋４、ci＋１〜ci
＋５およびci〜ci＋６だけの種類があることが判
る。なお、信号BSYRは、主記憶アクセスの種類
によりさらにci＋ci＋４およびci＋２〜ci＋６に
送出時期が分かれる。従つて、各信号の送出時期
は、それぞれ５通りに分類でき、このような分類
に従つて各信号の送出時期を選択してやればよい
ことが判る。
第４図は、第３図で示される信号GFDR，
ADV，BSYRの送出時期について、論理回路を
実現しやすくするために分類したものである。各
信号の送出期間に関する５通りの分類をS0〜S4で
表わす。すなわち、S0の条件下では信号GFDRの
送出期間がci，S1ではci＋１，S2ではci＋２，S3
ではCi＋３，S4ではCi＋４である。同様に、信号
ADVおよびBSYRについても分類される。さら
に第４図においては、各信号が送出されるべき主
記憶アクセスの種類も付加してある。すなわち、
信号GFDRはFE，STあるいはPSTで送出され、
信号ADVはFEで送出され、信号BSYRはFE，
STあるいはPSTで送出される。なお信号BSYR
は、FEおよびSTでの送出時期とPSTでの送出時
期が異なる。
ADV，BSYRの送出時期について、論理回路を
実現しやすくするために分類したものである。各
信号の送出期間に関する５通りの分類をS0〜S4で
表わす。すなわち、S0の条件下では信号GFDRの
送出期間がci，S1ではci＋１，S2ではci＋２，S3
ではCi＋３，S4ではCi＋４である。同様に、信号
ADVおよびBSYRについても分類される。さら
に第４図においては、各信号が送出されるべき主
記憶アクセスの種類も付加してある。すなわち、
信号GFDRはFE，STあるいはPSTで送出され、
信号ADVはFEで送出され、信号BSYRはFE，
STあるいはPSTで送出される。なお信号BSYR
は、FEおよびSTでの送出時期とPSTでの送出時
期が異なる。
第５図は、識別フラグmk（ｋ＝１〜３），taj
（ｊ＝１〜３）に基づいて、第４図の条件S0〜S4
に対応した信号S0〜S4を出力する制御回路２２の
実現例である。第５図において、５０〜５８はア
ンドゲート、５９〜６１はオアゲートである。
（ｊ＝１〜３）に基づいて、第４図の条件S0〜S4
に対応した信号S0〜S4を出力する制御回路２２の
実現例である。第５図において、５０〜５８はア
ンドゲート、５９〜６１はオアゲートである。
第５図において、マシンサイクル識別フラグ
m1が“１”で主記憶素子識別フラグta1が“１”
のときは、アンドゲート５０の出力が“１”とな
り、信号S0が出力される。またm1が“１”かつ
ta2が“１”の場合、もしくは、m2が“１”かつ
ta1が“１”の場合は、アンドゲート５１の出力
５００あるいはアンドゲート５２の出力５０１が
“１”となり、オアゲート５９を介して信号S1が
出力される。同様にmk（ｋ＝１〜３），taj（ｊ＝
１〜３）のいずれかの組合せにより、信号S0〜S4
のいずれかが出力される。
m1が“１”で主記憶素子識別フラグta1が“１”
のときは、アンドゲート５０の出力が“１”とな
り、信号S0が出力される。またm1が“１”かつ
ta2が“１”の場合、もしくは、m2が“１”かつ
ta1が“１”の場合は、アンドゲート５１の出力
５００あるいはアンドゲート５２の出力５０１が
“１”となり、オアゲート５９を介して信号S1が
出力される。同様にmk（ｋ＝１〜３），taj（ｊ＝
１〜３）のいずれかの組合せにより、信号S0〜S4
のいずれかが出力される。
第６図は、上記信号GFDR，ADV，BSYRを
最終的に出力するための回路を示すもので、第２
図の制御回路２７の実現例である。制御回路２７
には主記憶アクセスの種類（FE，ST，PST）を
示す信号線１１７の信号と、第５図で説明した制
御回路２２の出力信号２０２（S0〜S4）と、さら
に第２図で説明したデコーダ２６の出力信号線２
１０（ci〜ci＋６）とが入力される。
最終的に出力するための回路を示すもので、第２
図の制御回路２７の実現例である。制御回路２７
には主記憶アクセスの種類（FE，ST，PST）を
示す信号線１１７の信号と、第５図で説明した制
御回路２２の出力信号２０２（S0〜S4）と、さら
に第２図で説明したデコーダ２６の出力信号線２
１０（ci〜ci＋６）とが入力される。
６６〜６９はそれぞれデータセレクト回路であ
り、これらは入力端子d0〜d4に入るデコーダ２６
の出力信号２１０（ci〜ci＋６）のうちの１つ
を、セレクト信号端子s0〜s4に入る制御回路２２
の出力信号２０２（S0〜S4）により選択し、それ
を出力端子ｕに出力するものである。すなわち、
S0が“１”の場合はd0の入力値を、S1が“１”の
場合はd1の入力値を、Ｓ２が“１”の場合はd2の
入力値を、S3が“１”の場合はd3の入力値を、S4
が“１”の場合はd4の入力値をそれぞれ出力端子
ｕに出力する。
り、これらは入力端子d0〜d4に入るデコーダ２６
の出力信号２１０（ci〜ci＋６）のうちの１つ
を、セレクト信号端子s0〜s4に入る制御回路２２
の出力信号２０２（S0〜S4）により選択し、それ
を出力端子ｕに出力するものである。すなわち、
S0が“１”の場合はd0の入力値を、S1が“１”の
場合はd1の入力値を、Ｓ２が“１”の場合はd2の
入力値を、S3が“１”の場合はd3の入力値を、S4
が“１”の場合はd4の入力値をそれぞれ出力端子
ｕに出力する。
これらデータセレクト回路６６〜６９は、また
さらにイネーブル端子ｅを有し、ここに入力され
る信号が論理的に“１”のとき以外は、出力端子
ｕの出力信号が“０”となる。このようなデータ
セレクト回路は既知の技術であり、更に詳細な説
明は必要としない。
さらにイネーブル端子ｅを有し、ここに入力され
る信号が論理的に“１”のとき以外は、出力端子
ｕの出力信号が“０”となる。このようなデータ
セレクト回路は既知の技術であり、更に詳細な説
明は必要としない。
さて、制御回路２７が第４図に従つて信号
GFDR，ADV，BSYRを出力するためには、デ
ータセレクト回路６６の入力端子d0〜d4にはそれ
ぞれ信号Ci〜Ci＋４を、同じく入力端子ｅには、
主記憶アクセスの種類がFE，STあるいはPSTの
とき“１”となるオアゲート６２の出力信号６０
０を入力させる。またデータセレクト回路６７の
入力端子d0〜d4には、それぞれ信号ci＋１，ci＋
２，ci＋３，ci＋４，ci＋５を、同じく入力端子
ｅには、主記憶アクセスの種類がFEのとき“１”
となるゲート６３の出力信号６０１を入力させ
る。またデータセレクト回路６８の入力端子d0〜
d4には、それぞれ信号Ci，ci＋１，ci＋２，ci＋
３，ci＋４を、同じく入力端子ｅには、主記憶ア
クセスの種類がFE，STのとき“１”となるオア
ゲート６４の出力信号６０２を入力させる。また
データセレクト回路６９の入力端子d0〜d4には、
それぞれ信号ci＋２，ci＋３，ci＋４，ci＋５，
ci＋６を、同じく入力端子ｅには、主記憶のアク
セスの種類がPSTのとき“１”となるゲート６
５の出力信号６０３を入力させる。なお、データ
セレクト回路６８と６９の出力信号６０６と６０
７はオアゲート７０を通して信号BSYRとなる。
GFDR，ADV，BSYRを出力するためには、デ
ータセレクト回路６６の入力端子d0〜d4にはそれ
ぞれ信号Ci〜Ci＋４を、同じく入力端子ｅには、
主記憶アクセスの種類がFE，STあるいはPSTの
とき“１”となるオアゲート６２の出力信号６０
０を入力させる。またデータセレクト回路６７の
入力端子d0〜d4には、それぞれ信号ci＋１，ci＋
２，ci＋３，ci＋４，ci＋５を、同じく入力端子
ｅには、主記憶アクセスの種類がFEのとき“１”
となるゲート６３の出力信号６０１を入力させ
る。またデータセレクト回路６８の入力端子d0〜
d4には、それぞれ信号Ci，ci＋１，ci＋２，ci＋
３，ci＋４を、同じく入力端子ｅには、主記憶ア
クセスの種類がFE，STのとき“１”となるオア
ゲート６４の出力信号６０２を入力させる。また
データセレクト回路６９の入力端子d0〜d4には、
それぞれ信号ci＋２，ci＋３，ci＋４，ci＋５，
ci＋６を、同じく入力端子ｅには、主記憶のアク
セスの種類がPSTのとき“１”となるゲート６
５の出力信号６０３を入力させる。なお、データ
セレクト回路６８と６９の出力信号６０６と６０
７はオアゲート７０を通して信号BSYRとなる。
以上の如き装置によれば、
処理装置側が主記憶装置のアクセス管理を行
うことになり、主記憶アクセス時間の短縮を確
保できる。
うことになり、主記憶アクセス時間の短縮を確
保できる。
主記憶装置の増設や構成の変更による主記憶
アクセス時間の変化に対し、処理装置内部の構
成レジスタの内容を変えるだけで主記憶インタ
フエースの時間系を柔軟に変更できる。したが
つて回路変更なしに、最大の主記憶アクセス性
能を確保できる。
アクセス時間の変化に対し、処理装置内部の構
成レジスタの内容を変えるだけで主記憶インタ
フエースの時間系を柔軟に変更できる。したが
つて回路変更なしに、最大の主記憶アクセス性
能を確保できる。
一つの主記憶装置を異なつた処理装置に接続
する場合、本発明による記憶制御装置を処理装
置内に実現することにより、処理装置の性能と
主記憶装置の性能を最適にマツチでき、それぞ
れの処理装置で最大の主記憶アクセス性能を得
ることができる。
する場合、本発明による記憶制御装置を処理装
置内に実現することにより、処理装置の性能と
主記憶装置の性能を最適にマツチでき、それぞ
れの処理装置で最大の主記憶アクセス性能を得
ることができる。
マシンサイクル値が可変の処理装置に本発明
を適用することにより、それぞれのマシンサイ
クル値で主記憶アクセス性能を最大に選択でき
る。
を適用することにより、それぞれのマシンサイ
クル値で主記憶アクセス性能を最大に選択でき
る。
以上の実施例においては、構成レジスタ２０，
２１は、それらの中の１つのフラグが“１”にセ
ツトされることにより、第３図の表に示す如き各
種信号の送出時期を指定するようになつている。
しかし、この送出時期を指定する方法としては、
これに限る必要はない。例えば、構成レジスタが
信号EXの発信後のマシンサイクル数を計数した
値Ci〜ci＋６を直接保持するようにしてもよい。
すなわち、例えばm2，ta3の組合せに対応する処
理装置、主記憶装置を使用するシステムの場合、
信号GFDR，ADV，BSYRのそれぞれに対応し
て計数値ci＋３，ci＋４，ci＋３とci＋５を構成
レジスタに記憶させる。そして、それぞれをカウ
ンタ２５の計数値と比較し、一致したところで対
応の信号を発生するようにしてもよい。
２１は、それらの中の１つのフラグが“１”にセ
ツトされることにより、第３図の表に示す如き各
種信号の送出時期を指定するようになつている。
しかし、この送出時期を指定する方法としては、
これに限る必要はない。例えば、構成レジスタが
信号EXの発信後のマシンサイクル数を計数した
値Ci〜ci＋６を直接保持するようにしてもよい。
すなわち、例えばm2，ta3の組合せに対応する処
理装置、主記憶装置を使用するシステムの場合、
信号GFDR，ADV，BSYRのそれぞれに対応し
て計数値ci＋３，ci＋４，ci＋３とci＋５を構成
レジスタに記憶させる。そして、それぞれをカウ
ンタ２５の計数値と比較し、一致したところで対
応の信号を発生するようにしてもよい。
また、構成レジスタ２０，２１の内容により送
出時期が制御される信号として、信号GFDR，
ADV，BSYRとしているが、他の信号を制御し
てもよい。
出時期が制御される信号として、信号GFDR，
ADV，BSYRとしているが、他の信号を制御し
てもよい。
また、各種信号の送出時期の基準を信号EXの
発信時期としているが、これに限る必要はなく、
他の信号を基準としてもよい。
発信時期としているが、これに限る必要はなく、
他の信号を基準としてもよい。
以上の実施例の説明から理解されるように、本
発明では、記憶制御装置内の保持手段に記憶装置
のアクセス時間と処理装置のマシンサイクルに関
する情報を初期設定し、記憶制御装置は、この設
定値に基づいたタイミングで記憶装置と処理装置
間の信号の授受を制御している。このため、本発
明によれば、処理装置のマシンサイクルを変更し
たり、記憶装置の増設、構成の変更等によつて記
憶装置のアクセス時間を変更するような場合に、
変更したアクセス時間または変更したマシンサイ
クルに関する情報を保持手段に初期設定すること
により、変更されたタイミングで記憶装置をアク
セスできるという効果を有する。
発明では、記憶制御装置内の保持手段に記憶装置
のアクセス時間と処理装置のマシンサイクルに関
する情報を初期設定し、記憶制御装置は、この設
定値に基づいたタイミングで記憶装置と処理装置
間の信号の授受を制御している。このため、本発
明によれば、処理装置のマシンサイクルを変更し
たり、記憶装置の増設、構成の変更等によつて記
憶装置のアクセス時間を変更するような場合に、
変更したアクセス時間または変更したマシンサイ
クルに関する情報を保持手段に初期設定すること
により、変更されたタイミングで記憶装置をアク
セスできるという効果を有する。
本発明は、このような効果を有するため、次の
ように計算機を設計することができる。
ように計算機を設計することができる。
すなわち、ある計算機については、アクセス時
間とマシンサイクルとを処理装置と記憶装置が限
界の性能がでるように高く設定し、他の計算機に
ついては、ゆつくりとしたアクセス時間とマシン
サイクルとを設定することにより、同一のハード
をもつ計算機であつても異なる性能の計算機とす
ることができ、製品のバリエーシヨンを増やすこ
とができる。
間とマシンサイクルとを処理装置と記憶装置が限
界の性能がでるように高く設定し、他の計算機に
ついては、ゆつくりとしたアクセス時間とマシン
サイクルとを設定することにより、同一のハード
をもつ計算機であつても異なる性能の計算機とす
ることができ、製品のバリエーシヨンを増やすこ
とができる。
また、処理装置の製品サイクルと記憶装置の製
品サイクルは異なり、一般に、前者は５年、後者
は３年といわれている。これは、記憶装置が改良
された時点以降、しばらくは、従前の処理装置の
寿命が残ることを意味する。本発明によれば、記
憶装置が切り替わつた時点で、新しい記憶装置に
合わせるようにアクセス時間を変更できるため、
従前の処理装置のハードをそのままとし、マシン
サイクル数を変えるだけで、記憶装置の進歩に追
従した動作速度の計算機とすることができる。
品サイクルは異なり、一般に、前者は５年、後者
は３年といわれている。これは、記憶装置が改良
された時点以降、しばらくは、従前の処理装置の
寿命が残ることを意味する。本発明によれば、記
憶装置が切り替わつた時点で、新しい記憶装置に
合わせるようにアクセス時間を変更できるため、
従前の処理装置のハードをそのままとし、マシン
サイクル数を変えるだけで、記憶装置の進歩に追
従した動作速度の計算機とすることができる。
第１図は、本発明の一実施例となる処理装置内
部のブロツク図、第２図は、第１図における制御
部１３の詳細図、第３図及び第４図は、第２図に
おける制御回路２２と２７の動作を説明するため
の表図、第５図は、第２図における制御回路２２
の詳細図、第６図は、第２図における制御回路２
７の詳細図である。 図において、２…実行ユニツト、５，１３…制
御部、１４…読み出しデータレジスタ、１７…記
憶制御ユニツト（MSU）、２０，２１…構成レジ
スタ、２２，２７…制御回路、２５…カウンタ、
２６…デコーダ。
部のブロツク図、第２図は、第１図における制御
部１３の詳細図、第３図及び第４図は、第２図に
おける制御回路２２と２７の動作を説明するため
の表図、第５図は、第２図における制御回路２２
の詳細図、第６図は、第２図における制御回路２
７の詳細図である。 図において、２…実行ユニツト、５，１３…制
御部、１４…読み出しデータレジスタ、１７…記
憶制御ユニツト（MSU）、２０，２１…構成レジ
スタ、２２，２７…制御回路、２５…カウンタ、
２６…デコーダ。
Claims (1)
- １ データを記憶する記憶装置と当該記憶装置に
対するアクセスデータを処理する処理装置との間
の信号の授受を制御する記憶制御装置において、
少なくとも記憶装置のアクセス時間に関する情報
と処理装置のマシンサイクルに関する情報とが
各々初期設定される保持手段と、前記保持手段の
情報に基づいて前記記憶装置に対する制御信号の
発行と前記記憶装置からのデータの取り込み時間
の決定とを行う手段とを具備することを特徴とす
る記憶制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177290A JPS57101957A (en) | 1980-12-17 | 1980-12-17 | Storage control device |
| DE8181110246T DE3176747D1 (en) | 1980-12-17 | 1981-12-08 | Memory controlling apparatus |
| EP81110246A EP0054243B1 (en) | 1980-12-17 | 1981-12-08 | Memory controlling apparatus |
| US06/329,048 US4499536A (en) | 1980-12-17 | 1981-12-09 | Signal transfer timing control using stored data relating to operating speeds of memory and processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177290A JPS57101957A (en) | 1980-12-17 | 1980-12-17 | Storage control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101957A JPS57101957A (en) | 1982-06-24 |
| JPH0139139B2 true JPH0139139B2 (ja) | 1989-08-18 |
Family
ID=16028428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177290A Granted JPS57101957A (en) | 1980-12-17 | 1980-12-17 | Storage control device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4499536A (ja) |
| EP (1) | EP0054243B1 (ja) |
| JP (1) | JPS57101957A (ja) |
| DE (1) | DE3176747D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63140353A (ja) * | 1986-12-02 | 1988-06-11 | Nec Corp | 主記憶アクセス制御方式 |
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| JPH01305450A (ja) * | 1988-06-02 | 1989-12-08 | Nec Corp | データ読出回路 |
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-
1980
- 1980-12-17 JP JP55177290A patent/JPS57101957A/ja active Granted
-
1981
- 1981-12-08 DE DE8181110246T patent/DE3176747D1/de not_active Expired
- 1981-12-08 EP EP81110246A patent/EP0054243B1/en not_active Expired
- 1981-12-09 US US06/329,048 patent/US4499536A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0054243B1 (en) | 1988-05-18 |
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| EP0054243A3 (en) | 1984-07-18 |
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| US4499536A (en) | 1985-02-12 |
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