JPH0139664B2 - - Google Patents
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- Publication number
- JPH0139664B2 JPH0139664B2 JP58215325A JP21532583A JPH0139664B2 JP H0139664 B2 JPH0139664 B2 JP H0139664B2 JP 58215325 A JP58215325 A JP 58215325A JP 21532583 A JP21532583 A JP 21532583A JP H0139664 B2 JPH0139664 B2 JP H0139664B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- charge
- manufacturing
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体記憶装置、特に電気的消去再
書込み可能な読み出し専用メモリ〔EEPROM
（Elect−rically Erasable and Programable
Read Only Memoly）〕素子の製造方法に関する
ものである。
書込み可能な読み出し専用メモリ〔EEPROM
（Elect−rically Erasable and Programable
Read Only Memoly）〕素子の製造方法に関する
ものである。
第１図は従来のEEPROM素子の構成を示す断
面図で、１はｐ形半導体基板、２はフイールド酸
化膜、３はｎ形ソース領域、４はｎ形ドレイン領
域、５はゲート酸化膜、６はドレイン領域４の上
に形成された薄いトンネル酸化膜、７はゲート酸
化膜５およびトンネル酸化膜６の上にわたつて形
成され情報電荷を蓄えるフローテイングゲート、
８はその上にシリコン酸化膜９を介して形成され
たコントロールゲート、１０は素子の上面全部を
おおう絶縁膜である。フローテイングゲート７お
よびコントロールゲート８は通常多結晶シリコン
からなつている。
面図で、１はｐ形半導体基板、２はフイールド酸
化膜、３はｎ形ソース領域、４はｎ形ドレイン領
域、５はゲート酸化膜、６はドレイン領域４の上
に形成された薄いトンネル酸化膜、７はゲート酸
化膜５およびトンネル酸化膜６の上にわたつて形
成され情報電荷を蓄えるフローテイングゲート、
８はその上にシリコン酸化膜９を介して形成され
たコントロールゲート、１０は素子の上面全部を
おおう絶縁膜である。フローテイングゲート７お
よびコントロールゲート８は通常多結晶シリコン
からなつている。
次に、この素子の動作について説明する。い
ま、コントロールゲート８に約20Vの電圧を印加
し、ドレイン領域４を接地すると、トンネル効果
によつて電子は薄いトンネル酸化膜６をトンネリ
ングして、ドレイン領域４からフローテイングゲ
ート７へ注入される。これによつて、この素子を
構成するMOSトランジスタ（MOST）のしきい
値電圧は正側に高くなる。また逆に、ドレイン領
域４に約20Vの電圧を印加し、コントロールゲー
ト８を接地すると、フローテイングゲート７から
薄いトンネル酸化膜６を通して電子が流れ出し、
しきい値電圧は負側に移行する。
ま、コントロールゲート８に約20Vの電圧を印加
し、ドレイン領域４を接地すると、トンネル効果
によつて電子は薄いトンネル酸化膜６をトンネリ
ングして、ドレイン領域４からフローテイングゲ
ート７へ注入される。これによつて、この素子を
構成するMOSトランジスタ（MOST）のしきい
値電圧は正側に高くなる。また逆に、ドレイン領
域４に約20Vの電圧を印加し、コントロールゲー
ト８を接地すると、フローテイングゲート７から
薄いトンネル酸化膜６を通して電子が流れ出し、
しきい値電圧は負側に移行する。
従つて、このしきい値電圧が正側に高い状態を
“０”、低い状態を“１”に対応させると、第１図
に示したMOST構造のメモリ素子はフローテイ
ングゲート７に電荷を蓄えているか否かによつ
て、“０”、“１”の情報を記憶する。EEPROM
はこのようなメモリセル複数個で構成されて、情
報を２進数の状態で記憶することができる。
“０”、低い状態を“１”に対応させると、第１図
に示したMOST構造のメモリ素子はフローテイ
ングゲート７に電荷を蓄えているか否かによつ
て、“０”、“１”の情報を記憶する。EEPROM
はこのようなメモリセル複数個で構成されて、情
報を２進数の状態で記憶することができる。
ところが、このようなメモリセルでは、電子に
トンネル酸化膜６をトンネリングさせるために約
20Vの高電圧を必要とするので、5Vに統一した
単一電源のEEPROM製作のためには、内部に昇
圧回路を設ける必要が生じて複雑になると同時
に、回路全体を高耐圧に保つ必要からパターン間
隔を大きくとる必要があり、高密度集積化がむず
かしいという欠点があつた。
トンネル酸化膜６をトンネリングさせるために約
20Vの高電圧を必要とするので、5Vに統一した
単一電源のEEPROM製作のためには、内部に昇
圧回路を設ける必要が生じて複雑になると同時
に、回路全体を高耐圧に保つ必要からパターン間
隔を大きくとる必要があり、高密度集積化がむず
かしいという欠点があつた。
この発明は以上のような点に鑑みてなされたも
ので、フイールド絶縁膜上の一部に絶縁層を形成
した後全上面に導電体層を形成し、この導電体層
に異方性エツチングを施してトンネリング部分に
鋭角のエツジを有する電荷注入体となし、その電
界集中効果を利用して、電子にトンネル酸化膜を
トンネリングさせるのに必要な電圧の低い
EEPROM素子を実現し、5V統一単一電源で容易
に動作させ得る半導体メモリ装置を製造する方法
を提供するものである。
ので、フイールド絶縁膜上の一部に絶縁層を形成
した後全上面に導電体層を形成し、この導電体層
に異方性エツチングを施してトンネリング部分に
鋭角のエツジを有する電荷注入体となし、その電
界集中効果を利用して、電子にトンネル酸化膜を
トンネリングさせるのに必要な電圧の低い
EEPROM素子を実現し、5V統一単一電源で容易
に動作させ得る半導体メモリ装置を製造する方法
を提供するものである。
以下この発明の実施例の構成の理解を深めるた
めに、その製造工程を順に説明する。
めに、その製造工程を順に説明する。
第２図はこの発明の一実施例を説明するため
に、その主要段階における状態を示す断面図であ
る。まず、シリコン基板１１上に素子間分離用の
フイールド酸化膜１２を形成する〔第２図ａ〕。
次に、フイールド酸化膜１２上の一部にシリコン
酸化膜１３を選択的に形成した後に、その上を含
めて全面に電極材料としての多結晶シリコン膜１
４を形成し、更にその上にシリコン酸化膜１３の
外側端から外側の多結晶シリコン膜１４の上にレ
ジスト膜１５を形成する〔第２図ｂ〕。つづいて、
このレジスト膜１５をマスクとして多結晶シリコ
ン膜１４に反応性イオンエツチング（R.I.E）の
手法でエツチングを施した後に、レジスト膜１５
を除去し、更ににシリコン酸化膜１３をエツチン
グ除去すると電荷注入体である多結晶シリコン電
極１４ａのパターンが得られる〔第２図ｃ〕。こ
のようにして得られた多結晶シリコン電極１４ａ
はシリコン酸化膜１３の内側端に接していた部分
が残り、鋭角なエツジｐを形成する。その後に、
通常のEEPROM製造プロセスによつてトンネル
酸化膜１６を上面全面に形成し、シリコン基板１
１に直接接する部分をゲート酸化膜１７とする。
更に、その上に上記多結晶シリコン電極１４ａの
エツジｐの部分をおおうように多結晶シリコンか
らなるフローテイングゲート１８を形成し〔第２
図ｄ〕、その上にシリコン酸化膜１９を介して多
結晶シリコンからなるコントロールゲート２０を
形成し、その上を含めて全上面に絶縁膜２１を形
成した後、所要の開孔を行つて多結晶シリコン電
極１４ａに電気的につながつたアルミニウム
（Al）配線２２を形成して、この実施例は完成す
る〔第２図ｅ〕。第３図はこの実施例による
EEPROM素子のAl配線２２および絶縁膜２１を
除去して示す平面図で、第２図ｅは第３図のＥ
−Ｅ線の断面に相当する。
に、その主要段階における状態を示す断面図であ
る。まず、シリコン基板１１上に素子間分離用の
フイールド酸化膜１２を形成する〔第２図ａ〕。
次に、フイールド酸化膜１２上の一部にシリコン
酸化膜１３を選択的に形成した後に、その上を含
めて全面に電極材料としての多結晶シリコン膜１
４を形成し、更にその上にシリコン酸化膜１３の
外側端から外側の多結晶シリコン膜１４の上にレ
ジスト膜１５を形成する〔第２図ｂ〕。つづいて、
このレジスト膜１５をマスクとして多結晶シリコ
ン膜１４に反応性イオンエツチング（R.I.E）の
手法でエツチングを施した後に、レジスト膜１５
を除去し、更ににシリコン酸化膜１３をエツチン
グ除去すると電荷注入体である多結晶シリコン電
極１４ａのパターンが得られる〔第２図ｃ〕。こ
のようにして得られた多結晶シリコン電極１４ａ
はシリコン酸化膜１３の内側端に接していた部分
が残り、鋭角なエツジｐを形成する。その後に、
通常のEEPROM製造プロセスによつてトンネル
酸化膜１６を上面全面に形成し、シリコン基板１
１に直接接する部分をゲート酸化膜１７とする。
更に、その上に上記多結晶シリコン電極１４ａの
エツジｐの部分をおおうように多結晶シリコンか
らなるフローテイングゲート１８を形成し〔第２
図ｄ〕、その上にシリコン酸化膜１９を介して多
結晶シリコンからなるコントロールゲート２０を
形成し、その上を含めて全上面に絶縁膜２１を形
成した後、所要の開孔を行つて多結晶シリコン電
極１４ａに電気的につながつたアルミニウム
（Al）配線２２を形成して、この実施例は完成す
る〔第２図ｅ〕。第３図はこの実施例による
EEPROM素子のAl配線２２および絶縁膜２１を
除去して示す平面図で、第２図ｅは第３図のＥ
−Ｅ線の断面に相当する。
この実施例による素子において、Al配線２２
を介して多結晶シリコン電極１４ａを接地し、コ
ントロールゲート２０に高電圧を印加すると、多
結晶シリコン電極１４ａのエツジｐの部分で電界
集中が生じ、コントロールゲート２０に印加する
電圧を従来例におけるように20Vにしなくても、
5Vの電圧でエツジｐ部分でフローテイングゲー
ト１８に向つて電子は薄いトンネル酸化膜１６を
トンネリングするので、電荷をフローテイングゲ
ート１８に注入することができる。その結果メモ
リFETのしきい値電圧は正側に移行する。
を介して多結晶シリコン電極１４ａを接地し、コ
ントロールゲート２０に高電圧を印加すると、多
結晶シリコン電極１４ａのエツジｐの部分で電界
集中が生じ、コントロールゲート２０に印加する
電圧を従来例におけるように20Vにしなくても、
5Vの電圧でエツジｐ部分でフローテイングゲー
ト１８に向つて電子は薄いトンネル酸化膜１６を
トンネリングするので、電荷をフローテイングゲ
ート１８に注入することができる。その結果メモ
リFETのしきい値電圧は正側に移行する。
逆に、コントロールゲート２０を接地して多結
晶シリコン電極１４ａに5Vを印加すると、エツ
ジｐ部分での電界集中によつてフローテイングゲ
ート１８から多結晶シリコン電極１４ａへの電子
のトンネリングが生じ、フローテイングゲート１
８の蓄積電子は消失し、メモリFETのしきい値
電圧は負側へ移行する。
晶シリコン電極１４ａに5Vを印加すると、エツ
ジｐ部分での電界集中によつてフローテイングゲ
ート１８から多結晶シリコン電極１４ａへの電子
のトンネリングが生じ、フローテイングゲート１
８の蓄積電子は消失し、メモリFETのしきい値
電圧は負側へ移行する。
なお、本実施例では上述のように、鋭角なエツ
ジｐを有する電荷注入体１４ａを導電体層１４へ
の異方性エツチングにより形成しているので、そ
の突出部の形状を容易に制御でき、これによりト
ンネリングに要する電圧を低減する効果の大きい
ものを容易に製造できる。
ジｐを有する電荷注入体１４ａを導電体層１４へ
の異方性エツチングにより形成しているので、そ
の突出部の形状を容易に制御でき、これによりト
ンネリングに要する電圧を低減する効果の大きい
ものを容易に製造できる。
以上説明したようにこの発明による半導体記憶
装置の製造方法では、フイールド絶縁膜上の一部
に絶縁層を形成した後全上面に導電体層を形成
し、この導電体層に異方性エツチングを施して電
荷注入機構部に先端の鋭い突出部を設けたので、
注入電子のトンネリングを低電圧で達成でき、電
源構成を簡素化することのできるEEPROM素子
を得られる効果がある。
装置の製造方法では、フイールド絶縁膜上の一部
に絶縁層を形成した後全上面に導電体層を形成
し、この導電体層に異方性エツチングを施して電
荷注入機構部に先端の鋭い突出部を設けたので、
注入電子のトンネリングを低電圧で達成でき、電
源構成を簡素化することのできるEEPROM素子
を得られる効果がある。
第１図は従来のEEPROM素子の構成を示す断
面図、第２図はこの発明の一実施例の主要段階に
おける状態を示す断面図、第３図はこの実施例に
よるEEPROM素子のAl配線および表面絶縁膜を
除去して示す平面図である。 図において、１１はシリコン基板、１２はフイ
ールド絶縁膜、１３は絶縁層（シリコン酸化膜）、
１４は導電体層（多結晶シリコン膜）、１４ａは
電荷注入体（多結晶シリコン電極）、１６は絶縁
膜（トンネル酸化膜）、１８はフローテイングゲ
ート、２０はコントロールゲートである。なお、
図中同一符号は同一または相当部分を示す。
面図、第２図はこの発明の一実施例の主要段階に
おける状態を示す断面図、第３図はこの実施例に
よるEEPROM素子のAl配線および表面絶縁膜を
除去して示す平面図である。 図において、１１はシリコン基板、１２はフイ
ールド絶縁膜、１３は絶縁層（シリコン酸化膜）、
１４は導電体層（多結晶シリコン膜）、１４ａは
電荷注入体（多結晶シリコン電極）、１６は絶縁
膜（トンネル酸化膜）、１８はフローテイングゲ
ート、２０はコントロールゲートである。なお、
図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ フローテイングゲートとコントロールゲート
とを有するMOSトランジスタ構造をなし、上記
フローテイングゲートへの電荷の注入状態の如何
によつて、上記コントロールゲートの上記MOS
トランジスタの特性の制御しきい値電圧が変化す
る半導体記憶装置を製造する方法であつて、基板
上にフイールド絶縁膜を形成する工程と、該フイ
ールド絶縁膜上の一部に絶縁層を形成した後、全
上面に導電体層を形成する工程と、 該導電体層に異方性エツチングを施して上記フ
イールド絶縁膜上に鋭角の突出部を有する電荷注
入体を形成する工程と、 上記絶縁層を除去した後新たに全上面に厚さの
薄い絶縁膜を形成し、該絶縁膜を介して上記電荷
注入体の突出部に対向する部分を含む位置に、上
記絶縁膜をトンネリングして上記電荷注入体との
間の上記電荷の授受を行う上記フローテイングゲ
ートを形成する工程とを含むことを特徴とする半
導体記憶装置の製造方法。 ２ 上記電荷注入体は多結晶シリコンからなるこ
とを特徴とする特許請求の範囲第１項記載の半導
体記憶装置の製造方法。 ３ 上記異方性エツチングは反応性イオンエツチ
ングであることを特徴とする特許請求の範囲第１
項または第２項記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215325A JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215325A JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106175A JPS60106175A (ja) | 1985-06-11 |
| JPH0139664B2 true JPH0139664B2 (ja) | 1989-08-22 |
Family
ID=16670428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58215325A Granted JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106175A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2517009A1 (en) | 2003-02-26 | 2004-09-10 | Cree, Inc. | White light source using emitting diode and phosphor and method of fabrication |
| CN101351891B (zh) | 2005-12-22 | 2014-11-19 | 科锐公司 | 照明装置 |
| CN104241262B (zh) | 2013-06-14 | 2020-11-06 | 惠州科锐半导体照明有限公司 | 发光装置以及显示装置 |
| JP7060207B2 (ja) * | 2018-12-06 | 2022-04-26 | 理一郎 白田 | 窒化物半導体トランジスタ装置 |
-
1983
- 1983-11-14 JP JP58215325A patent/JPS60106175A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60106175A (ja) | 1985-06-11 |
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