JPH06104451A

JPH06104451A - 不揮発性半導体記憶装置

Info

Publication number: JPH06104451A
Application number: JP4252810A
Authority: JP
Inventors: Hisashi Fukuda; 永福田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-09-22
Filing date: 1992-09-22
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】昇圧回路を使用することなく情報の書き込み
及び消去動作を実行することができ、かつトンネル酸化
膜の信頼性を改善する不揮発性半導体記憶装置を提供す
ること。【構成】不揮発性半導体記憶装置はＰ型シリコン基板
１１内に埋没したゲート電極構造体を有する。トンネル
酸化膜１６はＰ型シリコン基板１１の表面に形成された
溝１５の内壁に形成される。ソース及びドレイン領域１
８，１７は溝１５により離間され、かつこの溝１５の側
壁に接するシリコン基板表面に形成されるチャンネル層
により電気的に接続される。浮遊ゲート電極１９はトン
ネル酸化膜１６の表面に形成される。制御ゲート電極２
０は絶縁層を介して浮遊ゲート電極１９上に形成され
る。書き込み及び消去動作は、溝１５の開放端部近傍の
ソース又はドレイン領域と浮遊ゲート電極間に流れる電
流により実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装
置、特に電気的に情報の書き込み及び消去ができる不揮
発性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体装置は絶縁体に囲まれた
浮遊ゲート中に電子を注入することにより情報が書込ま
れ、外部より電気エネルギを与えられなくても蓄積情報
を長期間保持できる装置である。最近、この種の半導体
記憶装置として、書込まれた情報を電気的に一括消去で
きる機能を有する不揮発性半導体記憶（又はフラッシュ
型不揮発性メモリ）装置が種々の電子回路システムに使
用されるようになってきた。

【０００３】従来の不揮発性半導体記憶装置は、例え
ば、図４に示すように、Ｐ型シリコン基板３１の表面に
形成されたＮ⁺導電型のソース及びドレイン領域３４，
３３、およびソース・ドレイン領域間のチャンネル領域
上にトンネル酸化膜３６を介して形成された浮遊ゲート
電極３８を有する。領域３３下のＰ型導電層３２は書き
込み効率の向上のために形成され、さらにソース領域３
４下のＮ^-型導電層３５は消去動作に発生するバンド間
トンネル電流を抑制するために形成される。

【０００４】一般に、情報読出し動作において、不揮発
性半導体記憶装置は、浮遊ゲート電極３８に電子が多数
注入されている場合は、Ｐ型シリコン基板３１表面のチ
ャンネル領域は反転しないので、Ｎ⁺ソース領域３３と
Ｎ⁺ドレイン３４領域間に電流が流れずオフ状態にな
る。一方、浮遊ゲート電極３８内に電子が注入されてい
ない場合、チャンネル領域は容易に反転するのでソース
・ドレイン間に電流が流れオン状態になる。

【０００５】浮遊ゲート電極への電子注入（書き込み）
動作において、ドレイン領域３３と基板３１間に正の逆
バイアス電圧（約５Ｖ）が印加され、制御ゲート電極３
９には浮遊ゲート電圧が約１０Ｖになるような高電圧が
印加される。これにより、ソース領域３４から流出した
電子はトンネル酸化膜３６を介して浮遊ゲート電極３８
に注入され、情報が書き込まれる。

【０００６】一方、電子抜き取り（消去）動作におい
て、ソース領域３４に正の電圧を印加すると、トンネル
電流がソース及びドレイン領域へ流れて浮遊ゲート電極
中の電子はソース領域３４へ抜き取られ、情報が消去さ
れる。

【０００７】

【発明が解決しようとする課題】上記のフラッシュ型不
揮発性半導体装置において、トンネル酸化膜は非常に薄
い膜厚を有し、たとえば１Ｍビット以上のフラッシュ型
不揮発性記憶装置では１０ｎｍ以下のシリコン酸化膜
（ＳｉＯ₂）が用いられている。この酸化膜の特性は不
揮発性記憶装置の書き換え回数、情報記憶保持時間を決
定するための重要な因子となる。情報の書き込み及び消
去動作が実行されると、トンネル酸化膜はストレスを受
け、情報の書き換え回数に比例してこのストレスが増加
する。トンネル酸化膜の膜厚と情報保持期間とは相互関
係があり、トンネル酸化膜のストレスが大きくなると情
報の保持特性の劣化および有効書換え回数の低下が生じ
る。一般に厚い（例えば２０ｎｍ）膜厚のトンネル酸化
膜を使用すると、酸化膜間に印加される電界が小さくな
り、有効書換回数を増加させることができると共に、デ
ータ保持期間を延長することができる。しかしながら、
トンネル電流を利用して消去動作を行なうので、ソース
領域と浮遊ゲート２１領域間に高電圧を印加せざるを得
ない。したがって、大面積を占有する昇圧回路を不揮発
性記憶装置内に組み込む必要があった。情報消去電圧を
低下させるためにはトンネル酸化膜を薄くする必要があ
るが、薄くするとトンネル酸化膜の絶縁破壊が発生しや
すくなること、およびリーク電流が増加する問題があっ
た。

【０００８】本発明の目的は情報消去用の昇圧回路を必
要としない不揮発性半導体記憶装置を提供することにあ
る。

【０００９】また本発明の他の目的はトンネル酸化膜の
信頼性を向上できる半導体不揮発性半導体記憶装置を提
供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の不揮発性半導体記憶装置は、表面に溝を
有する第１導電型の半導体基板と、溝を介しかつこの溝
の側壁に接するように半導体基板表面に形成された一対
の第２導電型の第１及び第２領域と、溝の表面に形成さ
れた第１の絶縁膜と、溝内の第１絶縁膜表面に形成され
た第１の導電体層と、第１の導電体層の表面に形成され
た第２の絶縁体層と、第２の絶縁体層表面に形成された
第２の導電体層とを有する事を特徴としている。

【００１１】前記第１導電型半導体基板がＰ型シリコン
基板であり、前記第２導電型の第１及び第２領域がＮ型
不純物拡散領域である。

【００１２】上記不揮発性半導体記憶装置において、デ
ータ書込み時の電子注入およびデータ消去時の電子放出
が前記溝の開口端部周辺の前記第１絶縁層を介して行な
われる。

【００１３】上記不揮発性半導体記憶装置において、第
１絶縁体層および第２絶縁体層がシリコン酸化膜層であ
り、第１及び第２導電体層がポリシリコン層である。上
記不揮発性半導体記憶装置において、第１絶縁体層が１
０〜２０ｎｍの膜厚を有する。

【００１４】本発明のフラッシュ型不揮発性半導体記憶
装置は、表面に溝を有する第１導電型のシリコン基板
と、溝を介しかつこの溝の側壁に接するように前記シリ
コン基板表面に形成された第２導電型のドレイン及びソ
ース領域と、溝の側壁表面に形成された第１の絶縁膜
と、溝内の前記第１絶縁膜表面に形成された第１の導電
体層と、第１の導電体層の表面に形成された第２の絶縁
体層と、第２の絶縁体層表面に形成された第２の導電体
層とを有する事を特徴とする。

【００１５】上記のフラッシュ型不揮発性半導体記憶装
置において、データ書込み動作時の電子注入及び消去動
作時の電子放出が前記溝の開口端部周辺の前記第１絶縁
層を介して行なわれる。

【００１６】

【作用】本発明による不揮発性半導体記憶装置は、半導
体基板の表面に溝が形成され、この溝の内に形成された
トンネル酸化膜、浮遊ゲート電極、制御ゲート電極、さ
らにこの溝の外壁に隣接したソース及びドレイン領域を
有するので、この溝の開口端部近傍でソース領域及びド
レイン領域と浮遊ゲート電極間の電界を局部的に高くし
て電子を浮遊ゲートすることができる。そのため、低電
圧での書き込み及び消去動作が可能となる。

【００１７】

【実施例】本発明に従ったフラッシュ型不揮発性半導体
記憶装置の好ましい実施例を図面を参照して詳細に説明
する。

【００１８】図１はこの発明によるフラッシュ型記憶装
置の断面図である。

【００１９】図１において、不揮発性半導体記憶装置１
０はＰ型シリコン半導体基板１１、この基板の表面にメ
モリセル領域を画成する厚いシリコン酸化物からなるフ
ィールド酸化膜１２を有する。メモリセル領域内のシリ
コン基板１１の表面に、例えば、凹形状の溝部１５が形
成される。溝部１５の側壁とフィールド酸化膜１２間の
基板１１の表面にＮ型のドレイン領域１７及びソース領
域１８が形成される。ドレイン領域１７及びフィールド
酸化膜１２の表面に延在する導電層１３ａ、およびソー
ス領域１８及びフィールド酸化膜１２の表面に延在する
導電層１３ｂが形成される。溝部の開口部を経由して、
溝部の内壁から導電層１３ａおよび１３ｂの表面に薄い
ゲート酸化膜層１６が形成される。溝部内の酸化物層１
６は例えば１０〜１５ｎｍの膜厚のシリコン酸化物層か
ら形成され、トンネル酸化膜と称される。ゲート酸化膜
１６上に浮遊ゲート電極１９が形成される。次に、浮遊
ゲート電極上に熱成長酸化膜を形成し、続いて、ゲート
電極を形成する。上記構造体の前表面には中間絶縁膜２
２が形成される。電極２３ａおよび２３ｂが中間絶縁膜
２２を介してそれぞれ導電層１３ａおよび１３ｂと電気
的に接続するために形成される。この発明による不揮発
性半導体記憶装置において、トンネル電流は主としてＮ
型拡散領域から凹型溝の開口端部近傍のトンネル酸化膜
１６を介して浮遊ゲート１９に注入される。

【００２０】本発明によるフラッシュ型不揮発性半導体
記憶装置の情報書き込み及び消去動作を第２（ａ）及び
（ｂ）図を参照して説明する。

【００２１】書き込み動作を実行するために、図２
（ａ）に示すように、制御ゲート電極２１に接地電位を
印加し、パルス電源ＰＧによりソース１８およびドレイ
ン１７に正のパルス電位（＋５Ｖ）を印加する。これに
より、溝領域の開口端部での電界密度が上昇するのでト
ンネル電流の発生が容易になる。したがって電源電位を
上昇させることなく浮遊ゲート１９への電子注入が可能
となる。

【００２２】消去動作を実行するために、図２（ｂ）に
示すように、ソース１８、ドレイン１７、及び基板１１
に接地電位を印加し、パルス電源ＰＧにより制御ゲート
２１に負のパルス電位（−５Ｖ）を印加する。これによ
り浮遊ゲイト１９に蓄積されていた電子がファウラ・ノ
ールドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流
となりソース１８側に抜き取られる。

【００２３】本発明による不揮発性半導体記憶装置にお
いて、トンネル酸化膜１６は１０〜１５ｎｍの厚みを有
し、且つ注入電圧が低いので高電界ストレスに起因する
誘起電流を発生させることがない。

【００２４】次に図１に示されるフラッシュ型不揮発性
半導体記憶装置の製造方法について図３（ａ）から図３
（ｅ）の工程図を参照して説明する。

【００２５】図３（ａ）において、まず、半導体基板、
例えば、非抵抗５〜７Ω・ｃｍ、面方位（１００）を有
するＰ型シリコン基板１１を準備する。アクティブ領域
又はメモリセル領域を形成するためにシリコン基板１１
表面に、公知の局部酸化技術を用いて、フィールド酸化
膜１２を形成する。次にメモリセル領域の表面を含む全
表面に厚み０．１〜０．３μｍのポリシリコン層１３を
形成する。この処理はシラン（ＳｉＨ₄）を熱分解させ
る化学気相成長（ＣＶＤ）法により行なわれる。この
後、リン（Ｐ）または砒素（Ａｓ）等のＮ型不純物をポ
リシリコン層１３中にイオン注入する。このときのイオ
ン注入条件は加速エネルギーが２０〜５０ｋｅＶ程度で
あり、ドーズ量が１×１０¹⁵〜１×１０¹⁷ｉｏｎｓ／ｃ
ｍ²である。

【００２６】その後、図３（ｂ）に示すように、ポリシ
リコン層１３の全表面に０．５〜１μｍのホトレジスト
層を形成した後、ホトレジスト層を選択的にパターニン
グして、マスク層１４を形成する。このマスク層１４は
溝１５の開口端部近傍のシリコン基板表面を露出するよ
うに形成される。マスク層１４をエッチングマスクとし
て使用し、ＳｉＯ₂ガス等を用いたリアクティブイオン
エッチング（ＲＩＥ）法により、ポリシリコン層１３を
選択的に除去した後、引続いて、異方性エッチングによ
りシリコン基板１１を除去して、深さ０．２〜０．５μ
ｍの溝１５を形成する。

【００２７】次に、図３（ｃ）に示すように、マスク層
１４を除去した後、例えば９００℃の窒素ガス雰囲気中
で熱処理を行なう。この熱処理工程はポリシリコン膜１
３の端部に緩やかな傾斜を形成する。またこの工程によ
り、ポリシリコン膜１３中にドープされているＮ型不純
物をその直下のシリコン基板１１中に拡散してＮ⁺ソー
ス領域１８及びドレイン領域１７を形成する。９００℃
での熱処理時間は通常３０〜６０分である。この熱拡散
処理はシリコン基板の不純物濃度、ソース及びドレイン
領域１８，１７の深さ、ポリシリコン膜１３中のＮ型不
純物濃度等により決定される。次に、上記構造体をドラ
イ酸素ガス雰囲気中で熱処理することにより、膜厚１０
〜１５ｎｍの熱成長シリコン酸化膜（トンネル酸化膜）
１６が溝１５の内壁表面に形成される。この工程におい
て、ポリシリコン膜１６上のシリコン酸化膜１６はＮ型
不純物がドープされているため、トンネル酸化膜１６の
厚みの１．５〜２倍程度に形成される。

【００２８】次に、図３（ｄ）に示すように、ＣＶＤ法
により溝１５内のトンネル酸化膜１６を含むシリコン基
板全表面に約２００ｎｍのポリシリコンを堆積し、その
後拡散法によりポリシリコン層１９のリン濃度が１０²⁰
ｃｍ^-3のオーダになるようにリン拡散を行なう。これに
より、ポリシリコン層１９は導電層に変換される。

【００２９】次に図３（ｅ）に示すように、通常のＣＶ
Ｄ法及び熱酸化処理工程により、ポリシリコン層１９の
表面にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）膜２０を形成する。続いてＯＮＯ２０層の表面に導
電性を有するポリシリコン層２１を形成する。ポリシリ
コン層１９，２１、およびＯＮＯ層２０はホトリソ工程
及びエッチング工程により、選択的に除去され、浮遊ゲ
ート電極１９及び制御ゲート電極２１が形成される。

【００３０】次に上記構造体の全表面に中間絶縁膜層を
形成する。続いて、中間絶縁膜及びシリコン酸化膜１６
を選択的に除去してコンタクトホールを形成し、ポリシ
リコン導電層１３の表面を露出する。最終的に、基板全
面に約１μｍの厚みを有するアルミニューム等の金属材
料を蒸着した後、パターニングし、導電層１３とオーミ
ックコンタクトされた電極２３が形成される。

【００３１】以上により図１に示される本発明による凹
状の溝部内に形成されたゲート構造体を有する不揮発性
半導体記憶装置が形成される。

【００３２】

【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置は埋没型のゲート電極構造を持って
いるので、溝の開口部端部近傍の浮遊ゲート電極とソー
スまたはドレイン間のトンネル酸化膜に局部的に高電界
を発生させることができる。したがって、データの書き
込み及び消去のための電子注入及び電子放出動作を低電
圧で実行できるので、昇圧回路を削除することができ
る。このため不揮発性半導体記憶装置の一電源動作化が
可能となる。

【００３３】さらに、本発明による不揮発性半導体記憶
装置は従来技術と同様な膜厚のトンネル酸化膜を使用し
て、低電圧での書き込み及び消去動作ができる。したが
って、トンネル酸化膜のストレス劣化が抑制され、不揮
発性半導体記憶装置のデータ書き込み及び消去繰り返し
回数およびデータ保持特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明による不揮発性半導体記憶装置の断面
図。

【図２】図２ａは本発明による不揮発性半導体記憶装置
の情報書込み動作を説明する図、図２（ｂ）は本発明に
よる不揮発性半導体記憶装置の情報消去動作を説明する
図。

【図３】本発明によるフラッシュ型不揮発性半導体記憶
装置の製造工程を示す図。

【図４】従来の不揮発性半導体記憶装置の断面図。

【符号の説明】

１０不揮発性半導体記憶装置１１Ｐ型シリコン基板１２フィールド酸化膜１３ａ，１３ｂ導電体層１５溝１６トンネル酸化膜１７ドレイン領域１８ソース領域１９浮遊ゲート２１制御ゲート電極２２中間絶縁膜２３ａ，２３ｂ電極

Claims

【特許請求の範囲】

【請求項１】表面に溝を有する第１導電型の半導体基
板と；前記溝を介して前記溝の側壁に接するように前記
半導体基板表面に形成された一対の第２導電型の第１及
び第２領域と；前記溝の表面に形成された第１の絶縁膜
と；前記溝内の前記第１絶縁膜表面に形成された第１の
導電体層と；前記第１の導電体層の表面に形成された第
２の絶縁体層と；前記第２の絶縁体層表面に形成された
第２の導電体層とを有する事を特徴とする不揮発性半導
体記憶装置。
【請求項２】請求項１記載の不揮発性半導体記憶装置
において、前記第１導電型半導体基板がＰ型シリコン基
板であり、前記第２導電型の第１及び第２領域がＮ型不
純物拡散領域である事を特徴とする不揮発性半導体記憶
装置。
【請求項３】請求項２記載の不揮発性半導体記憶装置
において、データ書込み時の電子注入およびデータ消去
時の電子放出が前記溝の開口端部周辺の前記第１絶縁層
を介して行なわれる事を特徴とする不揮発性半導体記憶
装置。
【請求項４】請求項１記載の不揮発性半導体記憶装置
において、前記第１絶縁体層および第２絶縁体層がシリ
コン酸化膜層であり、前記第１及び第２導電体層がポリ
シリコン層である事を特徴とする不揮発性半導体記憶装
置。
【請求項５】請求項２記載の不揮発性半導体記憶装置
において、前記第１絶縁体層が１０〜２０ｎｍの膜厚を
有する事を特徴とする不揮発性半導体記憶装置。
【請求項６】表面に溝を有する第１導電型のシリコン
基板と；前記溝を介して前記溝の側壁に接するように前
記シリコン基板表面に形成された第２導電型のドレイン
及びソース領域と；前記溝の側壁表面に形成された第１
の絶縁膜と；前記溝内の前記第１絶縁膜表面に形成され
た第１の導電体層と；前記第１の導電体層の表面に形成
された第２の絶縁体層と；前記第２の絶縁体層表面に形
成された第２の導電体層とを有する事を特徴とするフラ
ッシュ型不揮発性半導体記憶装置。
【請求項７】請求項６記載のフラッシュ型不揮発性半
導体記憶装置において、データ書込み動作時の電子注入
及び消去動作時の電子放出が前記溝の開口端部周辺の前
記第１絶縁層を介して行なわれる事を特徴とするフラッ
シュ型不揮発性半導体記憶装置。