JPH0140200Y2 - - Google Patents
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- JPH0140200Y2 JPH0140200Y2 JP9856483U JP9856483U JPH0140200Y2 JP H0140200 Y2 JPH0140200 Y2 JP H0140200Y2 JP 9856483 U JP9856483 U JP 9856483U JP 9856483 U JP9856483 U JP 9856483U JP H0140200 Y2 JPH0140200 Y2 JP H0140200Y2
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- 238000013021 overheating Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 230000007423 decrease Effects 0.000 description 7
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- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Description
【考案の詳細な説明】
イ 産業上の利用分野
この考案の内外の要因による温度過上昇から半
導体回路素子を保護する過熱保護回路を内蔵した
半導体装置に関する。
導体回路素子を保護する過熱保護回路を内蔵した
半導体装置に関する。
ロ 従来技術
一般のIC装置は半導体基板に用途に応じた各
種の半導体素子を形成したこれを配線して構成さ
れる。特にカーステレオ用パワーアンプや３端子
レギユレータ（電圧安定器）などに使用されるパ
ワーIC装置においては周囲温度の上昇に加えて
自己発熱による内部要因による温度上昇幅が大き
く、この内外要因による温度上昇で内部の半導体
素子が破壊されることがあるので、これを防止す
る過熱保護回路を内蔵させている。例えば３端子
レギリレータの従来例を第１図に示すと、１は入
力端子、２は出力端子、３はグランド端子、４は
レギユレータ回路、５は過熱保護回路である。レ
ギユレータ回路４は出力段パワートランジスタ
６、アクテイブロード７、電流制限回路８、基準
電圧回路９、誤差増幅回路１０他からなり、入力
端子１に入力電圧Vccが印加されるとこれを基準
電圧と比較してその誤差分を出力側に帰還して出
力端子２の出力電圧Voutを一定にする。過熱保
護回路５は内外要因で温度上昇が設定された動作
温度を超えると過熱制限用トランジスタTrを導
通させてレギユレータ回路４の出力段を遮断し、
全体の保護を図る。
種の半導体素子を形成したこれを配線して構成さ
れる。特にカーステレオ用パワーアンプや３端子
レギユレータ（電圧安定器）などに使用されるパ
ワーIC装置においては周囲温度の上昇に加えて
自己発熱による内部要因による温度上昇幅が大き
く、この内外要因による温度上昇で内部の半導体
素子が破壊されることがあるので、これを防止す
る過熱保護回路を内蔵させている。例えば３端子
レギリレータの従来例を第１図に示すと、１は入
力端子、２は出力端子、３はグランド端子、４は
レギユレータ回路、５は過熱保護回路である。レ
ギユレータ回路４は出力段パワートランジスタ
６、アクテイブロード７、電流制限回路８、基準
電圧回路９、誤差増幅回路１０他からなり、入力
端子１に入力電圧Vccが印加されるとこれを基準
電圧と比較してその誤差分を出力側に帰還して出
力端子２の出力電圧Voutを一定にする。過熱保
護回路５は内外要因で温度上昇が設定された動作
温度を超えると過熱制限用トランジスタTrを導
通させてレギユレータ回路４の出力段を遮断し、
全体の保護を図る。
上記過熱保護回路５を第２図の基本的等価回路
から説明する。第２図において、Ｒ，Ｒは高抵抗
値の保護抵抗、ZDはツエナーダイオード、Ｒ１
及びＲ２は第１及び第２分圧抵抗（以下第１、第
２抵抗と称す）、Tr１は過熱制限用第１トランジ
スタ、Tr２は第１トランジスタTr１に連動する
第２トランジスタである。ツエナーダイオード
ZDは入力電圧Vccを定電圧化して第１抵抗Ｒ１
の一端Ａ点に付与し、このＡ点の定入力電圧Ｖ１
は直列の第１、第２抵抗Ｒ１，Ｒ２で分圧され
る。第１、第２抵抗Ｒ１，Ｒ２の中点であるＢ点
の電圧Ｖ２は第１、第２抵抗Ｒ１，Ｒ２の抵抗比
で決定され、第１トランジスタTr１のベースに
印加される。第１トランジスタTr１が導通する
ためのベース電圧であるオン電圧VBEは常温時
でＢ点電圧Ｖ２より少し高く設定され、温度上昇
にてオン電圧VBEがＢ点電圧Ｖ２まで下がると
第１トランジスタTr１がオンし、これにより第
１トランジスタをオンさせて例えばレギユレータ
回路４を保護する。
から説明する。第２図において、Ｒ，Ｒは高抵抗
値の保護抵抗、ZDはツエナーダイオード、Ｒ１
及びＲ２は第１及び第２分圧抵抗（以下第１、第
２抵抗と称す）、Tr１は過熱制限用第１トランジ
スタ、Tr２は第１トランジスタTr１に連動する
第２トランジスタである。ツエナーダイオード
ZDは入力電圧Vccを定電圧化して第１抵抗Ｒ１
の一端Ａ点に付与し、このＡ点の定入力電圧Ｖ１
は直列の第１、第２抵抗Ｒ１，Ｒ２で分圧され
る。第１、第２抵抗Ｒ１，Ｒ２の中点であるＢ点
の電圧Ｖ２は第１、第２抵抗Ｒ１，Ｒ２の抵抗比
で決定され、第１トランジスタTr１のベースに
印加される。第１トランジスタTr１が導通する
ためのベース電圧であるオン電圧VBEは常温時
でＢ点電圧Ｖ２より少し高く設定され、温度上昇
にてオン電圧VBEがＢ点電圧Ｖ２まで下がると
第１トランジスタTr１がオンし、これにより第
１トランジスタをオンさせて例えばレギユレータ
回路４を保護する。
ところで、一般的にトランジスタのオン電圧
VBEは温度上昇によつて２ｍＶ／℃の割りで下
がり、またオン電圧VBEはトランジスタのhFE
（電流増幅率）が大きくなると下がり、hFEが小
さくなると上がる特性を持つ。ところが、トラン
ジスタのhFEは製造条件の微妙な違いで大きく変
化するため、上記第１トランジスタTr１のオン
電圧VBEが不安定なhFEによつて広範囲にバラ
ツキ、これがため過熱保護回路５の動作温度が広
範囲でバラツキ、且つ誤動作する可能性が大きく
て、信頼性が悪かつた。
VBEは温度上昇によつて２ｍＶ／℃の割りで下
がり、またオン電圧VBEはトランジスタのhFE
（電流増幅率）が大きくなると下がり、hFEが小
さくなると上がる特性を持つ。ところが、トラン
ジスタのhFEは製造条件の微妙な違いで大きく変
化するため、上記第１トランジスタTr１のオン
電圧VBEが不安定なhFEによつて広範囲にバラ
ツキ、これがため過熱保護回路５の動作温度が広
範囲でバラツキ、且つ誤動作する可能性が大きく
て、信頼性が悪かつた。
これを具体的に説明する。通常第１トランジス
タTr１はhFEが50〜200の範囲内に入るよう設計
され、そのオン電圧VBEはhFE100の時で0.7V、
hFE50で0.75V、hFE200で0.65V程度である。一
方、第１、第２抵抗Ｒ１，Ｒ２等は第１トランジ
スタTr１のhFE100の時の0.7Vのオン電圧VBE
を想定してＢ点電圧V2が例えば一定の0.4Vにな
るようV1＝6V，R1＝5.6KΩ，R2＝0.4KΩに設
計される。
タTr１はhFEが50〜200の範囲内に入るよう設計
され、そのオン電圧VBEはhFE100の時で0.7V、
hFE50で0.75V、hFE200で0.65V程度である。一
方、第１、第２抵抗Ｒ１，Ｒ２等は第１トランジ
スタTr１のhFE100の時の0.7Vのオン電圧VBE
を想定してＢ点電圧V2が例えば一定の0.4Vにな
るようV1＝6V，R1＝5.6KΩ，R2＝0.4KΩに設
計される。
いま第１トランジスタTr１のhFEが100の場
合、この第１トランジスタTr１がオンするのは
オン電圧VBEが0.4まで下がつた時でこのオン時
までの温度上昇分はオン電圧VBEの温度係数を
−２ｍＶ／℃として、 （0.7−0.4）／２＝150℃ である。つまり、これに室温25℃を加えて175℃
で過熱保護回路５は動作する。
合、この第１トランジスタTr１がオンするのは
オン電圧VBEが0.4まで下がつた時でこのオン時
までの温度上昇分はオン電圧VBEの温度係数を
−２ｍＶ／℃として、 （0.7−0.4）／２＝150℃ である。つまり、これに室温25℃を加えて175℃
で過熱保護回路５は動作する。
しかし、実際は第１トランジスタTr１のhFE
は50〜200の範囲内でバラツキがある。従つて
hFE50の場合は（0.75−0.4）／２＝175℃、
hFE200の場合は（0.65−0.4）／２＝125℃の温度
上昇分で動作し、これに室温25℃を考慮すると、
第３図に示すように過熱保護回路５は150℃〜200
℃の広範囲の保護動作温度範囲を持つことにな
る。換言すると150℃〜200℃より狭い保護動作温
度範囲を得ることができず、これが製品によつて
動作温度が大きくバラツク原因となつている。ま
たhFEが50より少し小さくなると動作温度が大幅
に高くなつて危険性が増し、信頼性を損なう原因
となつている。
は50〜200の範囲内でバラツキがある。従つて
hFE50の場合は（0.75−0.4）／２＝175℃、
hFE200の場合は（0.65−0.4）／２＝125℃の温度
上昇分で動作し、これに室温25℃を考慮すると、
第３図に示すように過熱保護回路５は150℃〜200
℃の広範囲の保護動作温度範囲を持つことにな
る。換言すると150℃〜200℃より狭い保護動作温
度範囲を得ることができず、これが製品によつて
動作温度が大きくバラツク原因となつている。ま
たhFEが50より少し小さくなると動作温度が大幅
に高くなつて危険性が増し、信頼性を損なう原因
となつている。
ハ 考案の目的
本考案は保護動作温度の範囲を狭めてバラツキ
を少なくした信頼性の良い過熱保護回路を組込ん
だ半導体装置を提供することを目的とする。
を少なくした信頼性の良い過熱保護回路を組込ん
だ半導体装置を提供することを目的とする。
ニ 考案の構成
本考案は過熱保護回路における過熱制限用トラ
ンジスタのベースに印加される分圧電圧を決める
抵抗の入力側分圧抵抗に前記トランジスタと同一
の半導体基板に形成したピンチ抵抗を並列接続し
たことを特徴とする。前記ピンチ抵抗の抵抗値は
前記トランジスタのhFEと比例的相関関係にあつ
て、これを前記入力側分圧抵抗に並列接続するこ
とにより、前記トランジスタのベース電圧が同ト
ランジスタのhFEに応じて保護動作温度分布を狭
めるよう変化し、これにより上記目的が難無く達
成される。
ンジスタのベースに印加される分圧電圧を決める
抵抗の入力側分圧抵抗に前記トランジスタと同一
の半導体基板に形成したピンチ抵抗を並列接続し
たことを特徴とする。前記ピンチ抵抗の抵抗値は
前記トランジスタのhFEと比例的相関関係にあつ
て、これを前記入力側分圧抵抗に並列接続するこ
とにより、前記トランジスタのベース電圧が同ト
ランジスタのhFEに応じて保護動作温度分布を狭
めるよう変化し、これにより上記目的が難無く達
成される。
ホ 実施例
第４図に本考案半導体装置における過熱保護回
路５′の基本回路例を示すと、第２図と同一符号
のものは同一内容のものを示し詳細は省略する。
相違点は分布抵抗回路で入力側第１抵抗Ｒ１′に
次のピンチ抵抗Ｒ３を並列接続することのみであ
る。但し、第１抵抗Ｒ１′はピンチ抵抗Ｒ３の追
加によりその抵抗値が従来と少し異なるだけのも
のである。
路５′の基本回路例を示すと、第２図と同一符号
のものは同一内容のものを示し詳細は省略する。
相違点は分布抵抗回路で入力側第１抵抗Ｒ１′に
次のピンチ抵抗Ｒ３を並列接続することのみであ
る。但し、第１抵抗Ｒ１′はピンチ抵抗Ｒ３の追
加によりその抵抗値が従来と少し異なるだけのも
のである。
ピンチ抵抗Ｒ３は例えば第５図に示すように
NPN型の第１トランジスタTr１が形成される半
導体基板１１に第１トランジスタTr１と同じ不
純物拡散構造で形成され、その選択拡散されたＰ
型領域１２の露出面両端より電極引出しを行つて
Ｐ型領域１２内での抵抗分を用いたものである。
第１トランジスタTr１のベース電圧であるＢ点
電圧Ｖ２′はピンチ抵抗Ｒ３と第１抵抗Ｒ１′の合
成抵抗Ｒ１′Ｒ３／（Ｒ１′＋Ｒ３）と第２抵抗Ｒ
２の抵抗比で決まる。
NPN型の第１トランジスタTr１が形成される半
導体基板１１に第１トランジスタTr１と同じ不
純物拡散構造で形成され、その選択拡散されたＰ
型領域１２の露出面両端より電極引出しを行つて
Ｐ型領域１２内での抵抗分を用いたものである。
第１トランジスタTr１のベース電圧であるＢ点
電圧Ｖ２′はピンチ抵抗Ｒ３と第１抵抗Ｒ１′の合
成抵抗Ｒ１′Ｒ３／（Ｒ１′＋Ｒ３）と第２抵抗Ｒ
２の抵抗比で決まる。
いま第２図との比較で第１トランジスタTr１
のhFEが50〜200の範囲でバラツキがあると考え
る。この時ピンチ抵抗Ｒ３の抵抗値と第１トラン
ジスタTr１のhFEは第６図に示すようにhFEが
50のときピンチ抵抗値は約20KΩ、hFEが100の
き約40KΩ、hFEが200のとき約80KΩと変化す
る相関関係がある。ここで第１トランジスタTr
１のオフ電圧VBEをhFE100のとき0.7V、hFE50
のとき0.75V、hFE200のとき0.65Vとし、hFE100
のときを基準にＢ点電圧Ｖ２′が0.4Vになるよう
第１、第２抵抗Ｒ１′，Ｒ２′、ピンチ抵抗Ｒ３を
定める。例えばＡ点電圧Ｖ１を6VとしてR1′＝
6.5KΩ、R3＝40KΩ、R2＝0.4KΩとする。この
時の合成抵抗Ｒ１′Ｒ３／（Ｒ１′＋Ｒ３）は
5.6KΩである。
のhFEが50〜200の範囲でバラツキがあると考え
る。この時ピンチ抵抗Ｒ３の抵抗値と第１トラン
ジスタTr１のhFEは第６図に示すようにhFEが
50のときピンチ抵抗値は約20KΩ、hFEが100の
き約40KΩ、hFEが200のとき約80KΩと変化す
る相関関係がある。ここで第１トランジスタTr
１のオフ電圧VBEをhFE100のとき0.7V、hFE50
のとき0.75V、hFE200のとき0.65Vとし、hFE100
のときを基準にＢ点電圧Ｖ２′が0.4Vになるよう
第１、第２抵抗Ｒ１′，Ｒ２′、ピンチ抵抗Ｒ３を
定める。例えばＡ点電圧Ｖ１を6VとしてR1′＝
6.5KΩ、R3＝40KΩ、R2＝0.4KΩとする。この
時の合成抵抗Ｒ１′Ｒ３／（Ｒ１′＋Ｒ３）は
5.6KΩである。
上記条件で第１トランジスタTr１がオンする
までの温度上昇分はhFEが100の場合は第２図例
と同じで150℃であり、室温25℃を考慮すると175
℃で過熱保護回路５′は動作する。また第１トラ
ンジスタTr１のhFEが50の場合はピンチ抵抗Ｒ
３は約20KΩに下がり、これに従つてＢ点電圧Ｖ
２′が少し上がり、第１トランジスタTr１がオン
するまでの温度上昇分は （0.75−６×R2／Rx＋R2）／２≒150℃ である。但しRxは合成抵抗Ｒ１′Ｒ３／（Ｒ１′
＋Ｒ３）である。これに室温25℃を考慮して175
℃で動作することが分かる。また第１トランジス
タTr１のhFEが200の場合はピンチ抵抗Ｒ３が約
80KΩに上がるため、Ｂ点電圧が少し下がり、第
１トランジスタTr１がオンするまでの温度上昇
分は （0.65−６×R2／Rx＋R2）／２≒138℃ であり、これに室温25℃を考慮して163℃で動作
することが分かる。
までの温度上昇分はhFEが100の場合は第２図例
と同じで150℃であり、室温25℃を考慮すると175
℃で過熱保護回路５′は動作する。また第１トラ
ンジスタTr１のhFEが50の場合はピンチ抵抗Ｒ
３は約20KΩに下がり、これに従つてＢ点電圧Ｖ
２′が少し上がり、第１トランジスタTr１がオン
するまでの温度上昇分は （0.75−６×R2／Rx＋R2）／２≒150℃ である。但しRxは合成抵抗Ｒ１′Ｒ３／（Ｒ１′
＋Ｒ３）である。これに室温25℃を考慮して175
℃で動作することが分かる。また第１トランジス
タTr１のhFEが200の場合はピンチ抵抗Ｒ３が約
80KΩに上がるため、Ｂ点電圧が少し下がり、第
１トランジスタTr１がオンするまでの温度上昇
分は （0.65−６×R2／Rx＋R2）／２≒138℃ であり、これに室温25℃を考慮して163℃で動作
することが分かる。
つまり、第１トランジスタTr１のhFEの50〜
200の範囲に対し、ピンチ抵抗Ｒ３を追加した過
熱保護回路５′の保護動作温度範囲は第７図に示
すように163℃〜175℃となり、従来に比べその範
囲が大幅に狭められることが分かる。またhFEが
50を多少割つても動作温度は175℃をさ程超えな
いことも分かる。
200の範囲に対し、ピンチ抵抗Ｒ３を追加した過
熱保護回路５′の保護動作温度範囲は第７図に示
すように163℃〜175℃となり、従来に比べその範
囲が大幅に狭められることが分かる。またhFEが
50を多少割つても動作温度は175℃をさ程超えな
いことも分かる。
ヘ 考案の効果
以上説明したように、本考案によれば過熱保護
回路の動作温度のバラツキ幅を大幅に小さく抑え
ることができ、この種保護回路を組込んだパワー
IC装置等の半導体装置の信頼性改善、高性能化
が図れる。
回路の動作温度のバラツキ幅を大幅に小さく抑え
ることができ、この種保護回路を組込んだパワー
IC装置等の半導体装置の信頼性改善、高性能化
が図れる。
第１図は従来の過熱保護回路を組込んだ半導体
装置の一例を示す回路図、第２図は第１図の過熱
保護回路の等価的回路図、第３図は第２図回路の
トランジスタhFEと保護動作温度の関係図、第４
図は本考案の半導体装置における過熱保護回路の
基本回路図、第５図は第４図回路のトランジスタ
及びピンチ抵抗の構成概略断面図、第６図は第４
図のトランジスタhFEとピンチ抵抗値の関係図、
第７図は第４図のとトランジスタhFEと保護動作
温度の関係図である。 Ｖ１……入力定電圧、Ｒ１……入力側分圧抵
抗、Ｒ３……ピンチ抵抗、Tr１……トランジフ
タ、５′……過熱保護回路、１１……半導体基板。
装置の一例を示す回路図、第２図は第１図の過熱
保護回路の等価的回路図、第３図は第２図回路の
トランジスタhFEと保護動作温度の関係図、第４
図は本考案の半導体装置における過熱保護回路の
基本回路図、第５図は第４図回路のトランジスタ
及びピンチ抵抗の構成概略断面図、第６図は第４
図のトランジスタhFEとピンチ抵抗値の関係図、
第７図は第４図のとトランジスタhFEと保護動作
温度の関係図である。 Ｖ１……入力定電圧、Ｒ１……入力側分圧抵
抗、Ｒ３……ピンチ抵抗、Tr１……トランジフ
タ、５′……過熱保護回路、１１……半導体基板。
Claims (1)
- 入力定電圧を分圧抵抗で分圧した分圧電圧を過
熱制限用トランジスタのベースに印加した過熱保
護回路を内蔵した半導体装置において、前記分圧
抵抗の入力側分圧抵抗に前記トランジスタと同一
の半導体基板に形成したピンチ抵抗を並列接続し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9856483U JPS606248U (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9856483U JPS606248U (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS606248U JPS606248U (ja) | 1985-01-17 |
| JPH0140200Y2 true JPH0140200Y2 (ja) | 1989-12-01 |
Family
ID=30233954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9856483U Granted JPS606248U (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606248U (ja) |
-
1983
- 1983-06-24 JP JP9856483U patent/JPS606248U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS606248U (ja) | 1985-01-17 |
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