JPH0140357B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器において使用する関数波形
発生装置の改良に関し、特にデイジタル演算によ
つて関数波形を発生するものに関する。 電子楽器においては、楽音の音量や音色を経時
的に制御する場合などに使用する関数波形（エン
ベローブ波形）を発生するために関数波形発生装
置（エンベローブ発生器）が用いられる。 徒来の関数波形発生装置は、関数波形の各サン
プル点の値を予め波形メモリに記憶しておき、こ
の波形メモリから各サンプル値を順次読み出すこ
とにより関数波形を発生していた。しかしなが
ら、このような形式の関数波形発生装置では関数
波形の全てのサンプル値を波形メモリに記憶する
必要があるので大容量のメモリが必要となり、ま
た、発生すべき関数波形の形状を変更しようとす
る場合には各関数波形ごとに波形メモリを設けな
ければならない。このため、関数波形発生装置の
構成が複雑になるとともに、コスト高になる欠点
があつた。 この発明は、上述の点に鑑みてなされたもの
で、極めて簡単な構成を有するため低コストで所
望の関数波形を発生することができる関数波形発
生装置を提供することを目的とする。 上記目的達成のため、この発明においては、関
数波形の現在の値に対応した関数波形値を一時記
憶する記憶手段と、この記憶手段に記憶された関
数波形値に対して所定の演算を行なつて新たな関
数波形値を算出し、この算出した新たな関数波形
値を前記記憶手段に記憶させる演算手段とを設
け、この演算手段が所定のタイミングで前記の新
関数波形値算出演算を繰り返し実行するように構
成することにより、時間的に順次変化する関数波
形を発生するようにしている。 ここで、第１の発生においては複数の関数波形
同時に発生させるため、記憶手段中に複数の記憶
位置を設け、演算手段によつて新関数波形値算出
演算が複数の関数波形毎に時分割で行なわれるこ
と、および定数発生手段（実施例ではROM325，
326）に記憶された関数波形の波形変化率を表わ
す定数データに従つて関数波形演算を制御する演
算制御手段を備えたことを特徴とする。 また、
第２の発明においては、第１の発明と同様の新関
数波形値算出演算を行うこと、および複数の関数
波形に対応した記憶位置に現在の形成区間（状
態）を表わすデータを記憶する第２の記憶装置
（実施例ではシフトレジスタ３５８又は記憶回路
３８８）、この第２の記憶装置中のデータを更新
制御する制御手段、またこのデータに従つて関数
波形演算を制御する演算制御手段（実施例では加
算回路３８９等）を備えたことを特徴とする。 さらに、第３の発明においては、関数波形値の
演算を鍵盤で操作されたキーの位置を示すキー情
報に従つて制御する演算制御手段（実施例では
ROM325，326並びに矩形発振器355、プログラ
ムデイバイダ356又はゲートGT1〜GT4、デイバ
イダ384、発振器386等を備えたことを特徴とす
る。 以下図面について、この発明を８８鍵の手鍵盤
を有する電子楽器に適用した場合の実施例につい
て詳述する。 まず、この実施例の電子楽器は、特開50―
126406号（特願昭49―41602号）の公開公報に記
載開示されているような周波数変調方式に従つて
楽音信号を形成するようにしている。この周波数
変調方式による楽音信号の形成は、基本的には、 ｅ＝ASin〔ωct＋Ｉ（ｔ）Sinωct〕 ……(1) の式を演算することにより行なうものであるが、
この実施例では、さらに自然楽器音により近似し
た高品質の楽音を発生するために、上記(1)式の楽
音信号形成）演算を複数系列で行ない、各系列の
楽音信号を加算合成するようにしている。すなわ
ち、この実施例の電子楽器は、上記(1)式をさらに
発展させて次の(2)式に基づいてｎ＝１からｎ＝５
までの複数系列の楽音信号形成演算を実行するこ
とにより、楽音を発生するまのである。 ｅ＝_s 〓 〓ⁿ⁼¹ K_o・T_oa（ｔ）・A_o（ｔ）・sin〔Bn・wt＋T_oi（ｔ）
・I_o（ｔ）・sin（D_o・wt）〕……(2) ここで、K_o（K₁〜K_s）は各系列の総合音量定
数で、これにより全系列の混合比率が決まり、こ
れを選定変更すれば楽音全体としての音量、音色
を変更できる。 T_oa（ｔ）〔T_1a（ｔ）〜T_sa（ｔ）〕は押鍵操作の
仕方によつて音量を制御するための音量選択用変
数で、押鍵の際の押下げ速度情報に重みづけをす
るためのイニシアル定数βiと、押鍵の際の押下げ
圧力情報に重みづけをするためのアフタ定数βa
とに基づいて決められる。 A_o（ｔ）〔A₁（ｔ）〜A_s（ｔ）〕は振幅レベルな
いしエンペープを付与するための変数で、第１６
図に示すような振幅波形ENVを得るにつき、ア
タツク波形部ENV１のアタツク速度を決めるた
めに選択されるアタツク速度定数AR_Ai〜AR_As
と、第１デイケイ波形部ENV₂のデイケイ速度を
決めるために選択される第１デイケイ速度定数
1DR_A1〜1DR_Asと、第２デイケイ波形部ENV₃の
デイケイ速度を決めるために選択される第２デイ
ケイ速度定数2DR_A1〜2DR_Asと、第１デイケイ波
形部ENV２から第２デイケイ波形部ENV３へ移
る際のレベルIDLを決めるため選択されるデイケ
イ遷移レベル定数1DL_A1〜1DL_Asと、第２デイケ
イ波形部ENV３の途中の時点t₂₄で離鍵したとき
減衰波形部ENV４を形成させる場合にその減衰
速度を決めるために選択される減衰速度定数
DR_A1〜DR_Asとに基づいて決められる。 かかる内容をもつ(2)式の変数K_o・T_oa（ｔ）・A_o
（ｔ）は、(1)式の振幅定数Ａに相当する。 また、B_o〔B₁〜B_s〕は楽音周波数すなわち音高
を決めるために選択される音高定数で、基準の角
周波数Ｗに対する各系列の楽音信号の周波数の変
更量を表わす。 かかる内容をもつ(2)式の変数B_o・Ｗは(1)式の
搬送波角速度Wcに相当する。 さらに、T_oi（ｔ）〔T_1i（ｔ）〜T_si（ｔ）〕は押鍵
操作の仕方によつて音色を制御するための音色選
択用変数で、押鍵の際の押下げ速度情報に重みづ
けをするためのイニシアル定数αiと押鍵の際の押
下げ圧力情報に重みづけをするためのアフタ定数
α_aとに基づいて決められる。 I_o（ｔ）〔I₁（ｔ）〜I_s（ｔ）〕は音色の時間的変化
を決めるための音色変数で、楽音の出始めの音色
を設定するために選択される初期音色定数I_L1〜
I_Lsと、音色の時間的変化についてその変化速度
を決めるために選択される音色変化定数DR_I1〜
DR_Isと、その音色変化の終了レベルを意味する
音色変化停止レベルS_LIを決めるために選択され
る音色変化停止レベル定数SL_I1〜SL_Isとに基づい
て決められる。 かかる内容をもつ(2)式の変数T_oi（ｔ）・I_o（ｔ）
は(1)式の変調度Ｉ（ｔ）に相当する。 D_o〔D₁〜D_s〕は変調周波数を決めるために選択
される部分音定数で、これを変更することにより
楽音信号に含まれる部分音成分（調和成分、非調
和成分でなる）の構成が変化する。 かかる内容をもつ(2)式の変数D_o・Ｗは(1)式の
周波数変調角速度W_nに相当する。 ところで(2)式は一般式として表現されている
が、以下に述べる実施例は、Ｓ＝２とした場合、
すなわち、 ｅ＝K₁・T_1a（ｔ）・A₁（ｔ）・sin〔B₁・wt＋T_1i
（ｔ）・I₁（ｔ）・sinD₁・wt〕 ＋K₂・T_2a（ｔ）・A₂（ｔ）・sin〔B₂・wt＋T_2
i（ｔ）・I₂（ｔ）・sinD₂・wt〕……(3) の式に基づき、２系列分の楽音信号を得、これら
の楽音信号を混合することにより楽音を発生させ
るようにしたものである。 この実施例に依る電子楽器は第１図に示すよう
に次の要素を含んで構成されている。 １は鍵盤情報発生部で、鍵盤に関連して操作さ
れたキーに関する鍵情報として、押鍵されたキー
番号を内容とするキー情報IFKと、押鍵操作の強
弱、速度を内容とするタツチ情報IFTとを送出す
る。 ５Ａ及び５Ｂは第１及び第２系列パラメータ発
生回路で、演奏者によつて操作される音色選択ス
イツチ６の出力に対応して楽音信号波形に関する
パラメータ出力PA１及びPA２を送出する。しか
るにこの発生回路５Ａ及び５Ｂで発生されるパラ
メータ情報は上述の鍵盤情報発生部１のタツチ情
報IFT以外の音色に関する情報を送出するものと
する。 ７Ａ及び７Ｂは第１及び第２系列楽音信号形成
部で、鍵盤情報発生部１からのキー情報IFK、タ
ツチ情報IFTを受けると共に、パラメータ発生回
路５Ａ及び５Ｂからのパラメータ情報PA１及び
PA２を受け、これらの情報に基づいて(3)式の第
１項の式及び第２項の式でそれぞれ表わされる２
系列の楽音信号e₁及びe₂をそれぞれ発生する。 ８は楽音発生部で、スピーカ、増幅器などのサ
ウンドシステムでなり、第１及び第２系列楽音信
号形成部７Ａ及び７Ｂの出力e₁及びe₂を合成して
(3)式で表わされる楽音信号ｅに相当する楽音をス
ピーカから発生する。 しかるにこのような構成によつて楽音発生部８
から発生される楽音は、鍵盤情報発生部１から送
出されるキー情報IFKに応じた音高をもち、かつ
音色選択スイツチ６によつて選択された音色をも
ち、しかも鍵盤情報発生部１から送出されるタツ
チ情報IFTに応じたタツチコントロールないしア
フターコントロールを受けたものとなるが、その
楽音波形は周波数変調信号の基礎とした(3)式に基
づいて形成される。 一方この楽音は、ダンパペダル９によつて発生
されるダンパペダル信号POが楽音信号形成部７
Ａ及び７Ｂに制御信号として与えられることによ
り制御される。 この実施例の場合、第１図の各構成要素は以下
に述べる詳細構成をもつ。 〔１〕 鍵盤情報発生部 鍵盤情報発生部１は第２図に示すように、鍵盤
の各キーに対応してその操作状態をを検出するキ
ー操作検出回路１１と、その出力を受けて押圧操
作されたキー番号を判別して対応する２進化コー
ド信号でなるキーコード信号KCを送出するキー
コーダ１２と、このキーコーダ１２の出力信号を
任意数の発音チヤンネルのいずれかに対して割当
て処理することによりキー情報IFKを送出するチ
ヤンネルプロセツサ１３と、このチヤンネルプロ
セツサ１３の出力に基づいて押鍵操作速度を判別
してこれを２進化コード信号でなるイニシアルタ
ツチデータITDとして送出するイニシアルタツチ
コントロール回路１４と、キー操作検出回路１１
の出力に基づいて押鍵強さを判別してこれを２進
化コード信号でなるアフタータツチデータATD
として送出するアフタータツチコントロール回路
１５とを有する。 〔1‐1〕 キー操作検出回路１１は、鍵盤（この実
施例の場合88鍵）の各キーに対してそれぞれ設け
られた例えば機械的接点構成の２個のキースイツ
チＫ１及びＫ２でなるキースイツチ群１１Ａ、各
キーに対してそれぞれ設けられた例えば圧電素子
構成の押下圧力検出素子DTでなる圧力検出素子
群１１Ｂとを具える。キースイツチＫ１及びＫ２
は例えば第３図Ａ，Ｂに示すようにキー１１Ｃの
後端部１１Ｄに対向して並設され、キー１１Ｃが
押下げられたとき後端部１１Ｄに設けられた係合
子１１Ｅが可動接点１１Ｆ及び１１Ｈに係合する
ことにより両スイツチＫ１及びＫ２を閉じるよう
になされている。ここで各スイツチＫ１及びＫ２
の可動接点１１Ｆ及び１１Ｈが係合子１１Ｅに接
触する面には第３図Ｃに示すようにそれぞれ長さ
の異なる段部１１Ｉ及び１１Ｊが付され、従つて
キー１１Ｃが操作されたとき係合子１１Ｅの上方
への動きに応じて先ず第１のキースイツチＫ１が
長い段部１１Ｉに係合して接点を閉じ、その後第
２のキースイツチＫ２が短い段部１１Ｊに係合し
て接点を閉じるようになされている。 一方キー１１Ｃの操作端部１１Ｋの下側位置に
は押下圧力検出素子DTが設けられ、キー１１Ｃ
の押下動作の際、第２のキースイツチＫ２が閉じ
た後に、検出素子DTに該端部１１Ｋの下面が圧
接することによりその押下圧力に応じた検出出力
dtを発生するようになされている。 かくしてキー操作検出回路１１に得られた第１
及び第２のキースイツチＫ１及びＫ２の接点出力
k₁，k₂は、操作されたキー番号と操作速度とを含
む88対のキー操作検出出力としてキーコーダ１２
に送出され、また押下圧力検出素子DTの検出出
力dtは押下圧力を含む88個のキー操作検出出力と
してアフタータツチコントロール回路１５へ送出
される。 なお第３図Ａ，Ｂにおいて、１１Ｌは上限スト
ツパ用フエルト、１１Ｍは圧力検出素子DTの受
け台、１１Ｎは案内子、１１Ｐは支点具、１１Ｑ
はおもりである。 〔1‐2〕 キーコーダ キーコーダ１２は第４図Ａ
〜Ｃに示すように、キースイツチK₁及びK₂を含
んでなるキースイツチ回路１２Ａと、ブロツク検
出回路１２Ｂ及びその一時記憶回路１２Ｃと、ノ
ート検出回路１２Ｄと、ステツプコントロール回
路１２Ｅとを有する。 ブロツク検出回路１２Ｂは、鍵盤（この実施例
の場合１段88キーでなる）のキーを例えば１オク
ターブを１単位のブロツクとして区分し、操作さ
れたキーが属するブロツクを検出記憶すると共に
（複数のキーが同時操作されたときは複数のブロ
ツクに亘ることもあり得る）、この記憶したブロ
ツクを表わすブロツク番号を３ビツトの２進コー
ド信号として一時記憶回路１２Ｃに記憶させる。
またブロツク検出回路１２Ｂはブロツクの記憶状
態を鍵盤の操作されているキースイツチを通じて
ノート検出回路１２Ｄへ送る。 この実施例の場合、88鍵のキーを第１表のよう
に第０ブロツク〜第７ブロツクの８ブロツクに分
ける。

【表】 これに対してノート検出回路１２Ｄは鍵盤のキ
ースイツチを介してブロツク検出回路１２Ｂから
受けた信号に基づいて操作されたキーがどのノー
ト（すなわち音名）であるか検出記憶すると共に
（この場合も同一ブロツクに属する複数のキーが
同時操作されたときは複数のノートを記憶するこ
ともあり得る）。この記憶したノートを表わすノ
ート番号を４ビツトの２進コード信号として送出
するようになされている。 ここで、ブロツク検出回路１２Ｂに複数のブロ
ツクが記憶された場合各ブロツクの読み出しは所
定の優先順位をもつて順次実行され、この読出動
作がされるブロツクごとにそのブロツクに所属す
る操作キーのノートがノート検出回路１２Ｄに記
憶される。 ノート検出回路１２Ｄにおける記憶ノートの読
出しも同様に所定の優先順位をもつて順次実行さ
れる。 このようにして一時記憶回路１２Ｃに記憶され
たブロツク番号コード信号BCと、ノート検出回
路１２Ｄに記憶されたノート番号コード信号NC
とは、組合されて７ビツトのキーコード信号KC
として送出される。 ブロツク検出回路１２Ｂ及びノート検出回路１
２Ｄは以下の詳細構成をもつ。 ブロツク検出回路１２Ｂは第０〜第７オクター
ブに対応する第０〜第７ブロツクの８個の検出回
路本体BL0〜BL7を有し、その信号入出力端子L₀
〜L₇がそれぞれ対応するブロツク（オクターブ）
に属する一対のキースイツチK₁及びK₂（第３図）
の各固定接点に共通に接続されている。 ブロツク検出回路本体BL0〜BL7は読出回路の
構成が異なることを除いて同様に構成されてお
り、それぞれ記憶回路１１１と、優先ゲート回路
１１２と、読出回路１１３と、信号入出力回路１
１４とを具える。 今例えば信号入出力端子L₀をもつ第０ブロツ
クの検出回路本体BL0について述べるに、記憶回
路１１１は信号入出力端子L₀に論理「１」信号
が到来したときこれをステツプコントロール回路
１２Ｅから到来する「１」ステート信号IST₁を
開制御信号とする入力アンドゲート１１５を通
じ、さらにオアゲート１１６を通じて遅延フリツ
プフロツプ回路１１７にて受ける。フリツプフロ
ツプ回路１１７はこの「１」信号を読込用クロツ
クφ_cによつて読込み、その後到来する読出用クロ
ツクφDによつて読出す。しかるにこのように読
出された「１」信号は帰還用アンドゲート１１８
を通じ、さらにオアゲート１１６を通じて入力端
にフイードバツクされ、これが次のクロツクφ_c，
φ_Dで読込み、読出され、かくしてフリツプフロ
ツプ回路１１７はφ_c及びφ_Dの到来ごとにデータ
を記憶更新する。この記憶は帰還用アンドゲート
１１８が閉じたときその「０」出力をクロツク
φ_c，φ_Dによつて読込み、読出することによりリ
セツトされる。 このようにしてブロツク検出回路本体BL0〜
BL7の記憶回路１１１に対して「１」信号が到来
するとこれがオアゲート１１９に与えられ、エニ
ーブロツク信号AB（いずれかのブロツクに属す
るキーが操作されていることを表わす）としてス
テツプコントロール回路１２Ｅに与えられる。 記憶回路１１１のフリツプフロツプ回路１１７
の出力は優先ゲート回路１１２のアンドゲート１
２０に与えられる。このアンドゲート１２０には
開制御信号として１オクターブ高音域を受持つブ
ロツク検出回路本体（この場合BL１）から到来
する読出条件信号RCSがインバータ１２１を介
して与えられる。この前段から到来した読出条件
信号RCSは、フリツプフロツプ回路１１７の出
力と共にオア回路１２２を介して後段に対する読
出条件信号ROSとして送出される。なお今の説
明の場合第０番目のブロツクBL0は最後段である
ので読出条件信号ROSは外部へ送出される。 しかるに最高音域のオクターブのブロツク検出
回路本体BL７に対する前段からの読出条件信号
ROSとしては「０」レベル（この場合接地レベ
ル）に接続されたライン１２３からの入力を用
い、また最低音域のオクターブのブロツク検出回
路本体BL0から後段への読出条件信号RCSは、メ
モリブロツク信号MB（いずれかのブロツクに記
憶があることを表わす）としてステツプコントロ
ール回路１２Ｅに送出される。 このようにして優先ゲート回路１１２はより高
音域のオクターブのブロツクに記憶があるとき、
そのブロツクの記憶回路１１１からの記憶の読出
しを優先的になし得るようになされ、いずれかの
ブロツク検出回路本体に記憶がある限り、メモリ
ブロツク信号MBを送出し続ける。 優先ゲート回路１１２を通つた記憶回路１１１
の記憶出力は読出回路１１３のアンドゲート１２
４に与えられる。アンドゲート１２４にはステツ
プコントロール回路１２Ｅから到来する「２」ス
テート信号２ST₁が開制御信号として与えられ、
優先ゲート回路１１２から記憶出力を受けている
ときこれを「２」ステート信号２ST₁のタイミン
グで出力線１２５に与える。 しかるに各ブロツク検出回路本体BL0〜BL7の
出力線１２５は３つのコード変換用オアゲート１
２６の入力端に予定の組合せをもつて接続され、
これにより各ブロツク検出回路本体BL0〜BL7に
記憶があるときその記憶ブロツク番号が３ビツト
２進化コード信号BC₁として「２」ステート信号
２ST₁のタイミングで一時記憶回路１２Ｃへ送出
される。 一時記憶回路１２Ｃはブロツク検出回路１２Ｂ
から到来するブロツク番号コード信号BC₁の各ビ
ツトを並列に受ける記憶回路BM1〜BM3を有
し、それぞれブロツク番号コード信号BC₁の各ビ
ツトを入力オアゲート１３０を通じて受ける遅延
フリツプフロツプ回路１３１と、その記憶をダイ
ナミツクに維持する帰還用アンドゲート１３２
と、出力用アンドゲート１３３とを有する。 帰還用アンドゲート１３２は、「１」又は「３」
ステート時にステツプコントロール回路１２Ｅか
ら到来する「１」，「３」ステート信号１・3ST₁
を受けて、「１」，「３」ステートの期間遅延フリ
ツプフロツプ回路１３１の内容を保持し「２」ス
テート時にブロツク検出回路１２Ｂにて送出され
るブロツク番号コード信号BC₁を新たに遅延フリ
ツプフロツプ回路１３１に記憶させるために該記
憶を解除する。また出力アンドゲート１３３は後
述するようにノート検出回路１２Ｄからこれにノ
ートの記憶がある場合に到来するメモリノート信
号MNを受け、かくしてノート検出回路１２Ｄか
らノート番号コード信号NCが送出されたときこ
れと同時に一時記憶していたブロツク番号コード
信号BCを並列にキーコード信号KCとして送出す
るようになされている。 ブロツク検出回路１２Ｂの信号入出力回路１１
４は、キースイツチ回路１２Ａから操作されたキ
ーに関する情報をブロツク検出回路１２Ｂに取込
み、この取込んだ情報に基づいてノート検出回路
１２Ｄに情報を与えるもので、各検出回路本体
BL0〜BL7の信号入出力端子L₀〜L₇に接続された
充放電コンデンサCB１と、この入出力端子L0〜
L7及び論理「１」レベルの電源１３５間に接続
された充電用トランジスタ１３６と、入出力端
L0〜L7及び接地（その論理レベルは「０」であ
る）間に接続された放電用トランジスタ１３７と
を含む。 放電用トランジスタ１３７は、上述のようにス
テツプコントロール回路１２Ｅの「２」ステート
信号２ST₁によつて開く読出回路１１３のアンド
ゲート１２４から記憶回路１１１の記憶が読出さ
れたときこれをオアゲート１３８を介して受けて
オンし、これによりコンデンサCB１を放電させ
て端子L0〜L7のレベルを「０」にリセツトする。
また同様にオアゲート１３８を介してステツプコ
ントロール回路１２Ｅから「０」ステート信号
0ST₁を受けてオンしてコンデンサCB1を放電さ
せる。 これに対して充電用トランジスタ１３６は、イ
ンバータ１３９を通じ、さらに「２」ステート信
号2ST₁を開制御信号として受けるアンドゲート
１４０を通じて優先ゲート回路１１２のアンド回
路１２０の出力を受け、これにより記憶回路１１
１が記憶状態にないときオンしてコンデンサCB1
を論理「１」レベルに充電し、かくして入出力端
子L0〜L7のレベをを「１」に維持させる。 なお実際上充放電用コンデンサCB1としては、
入出力端子L0〜L7に接続されているコードの配
線容量を利用し得る。 かかる構成を有する信号入出力回路１１４は、
後述するようにステツプコントロール回路１２Ｅ
のステート信号に応じて、ノート検出回路１２Ｄ
の信号入出力回路１４９との間でキースイツチ回
路１２Ａを介して信号の授受をする。 これに対してノート検出回路１２Ｄは次の詳細
構成をもつ。 ノート検出回路１２Ｄは１オクターブに属する
ノート（Ｃ〜Ｃ＃）に対応する12個のノート検出
回路本体NT1〜NT12を有し、その一対の入出力
端TC₁＃及びTC₂＃〜TC₁及びTC₂が、それぞれ
対応するノートの附されたキーごとに設けられた
一対のキースイツチK₁及びK₂の可動接点に、ダ
イオードd₁及びd₂を通じて接続されている。 ノート検出回路本体NT1〜NT12は記憶回路１
４８部分の構成が異なることを除いて同様に構成
されており、それぞれ第１のキースイツチK₁に
対応する第１の記憶回路１４５と、第２のキース
イツチK₂に対応する第２の記憶回路１４６と、
優先ゲート回路１４７と、読出回路１４８と、信
号入出力回路１４９とを具える。 今例えば入出力端子TC₁＃及びTC₂＃をもつノ
ート「Ｃ＃」のノート検出回路本体NT1につい
て述べるに、第１の記憶回路１４５は入出力端子
TC₁＃に「０」の状態が生じたとき（キースイツ
チK₁が閉じたときこの状態が生ずる）これをイ
ンバータ１５０によつて「１」信号に反転した
後、ステツプコントロール回路１２Ｅから到来す
る「２」ステート信号２ST₂を開制御信号とする
入力アンドゲート１５１を通じ、さらにオアゲー
ト１５２を通じて遅延フリツプフロツプ回路１５
３にて受ける。このフリツプフロツプ回路１５３
は、ブロツク検出回路１２Ｂの記憶回路１１１に
ついて上述したと同様にして、受けた「１」信号
を読込用クロツクφcによつて読込み、その後読
出用クロツクφDによつて読出し、帰還用アンド
ゲート１５４を通じさらにオアゲート１５２を通
じてその入力端にフイードバツクし、これを次の
クロツクφc，φDで再度読込み、読出し、かくし
てダイナミツクに記憶する。 この記憶状態は、「１」の読出条件信号RDSが
帰還用アンドゲート１５４に与えられている限り
維持され、この読出条件信号RDSが到来しなく
なつたとき（すなわち「０」のとき）、ゲート１
５４の「０」出力をクロツクφc，φDによつて読
込み、読出すことによりリセツトされる。 これに対して第２の記憶回路１４６は入出力端
子TC₂＃に「０」の状態が生じたとき（すなわち
キースイツチK₂が閉じたとき）、記憶動作をする
ことを除いて、第１の記憶回路１４５と同様に構
成されている。 なおこの実施例の場合、第１の記憶回路１４５
のインバータ１５０及び入力用アンドゲート１５
１間にオアゲート１６５が介挿され、このオアゲ
ート１６５を通じて第２の記憶回路１４６のイン
バータ１６０の出力を第１の記憶回路１４５のフ
リツプフロツプ回路１５３に入力するようになさ
れ、かくして何らかの原因で、第１のキースイツ
チK₁の動作時に第１の記憶回路１４５に記憶さ
れなかつたとき、第２のキースイツチK₂の信号
を利用してこの誤動作をバツクアツプするように
なされている。 しかるに回路本体NT1〜NT12の第１の記憶回
路１４５において、フリツプフロツプ回路１５３
の入力端がオアゲート１６６に接続され、これに
より、帰還用ゲート１５４を通じて「１」信号を
ダイナミツクに記憶している遅延フリツプフロツ
プ回路１５３が１つでもあればエニーノート信号
AN（いずれかの回路本体NT1〜NT12にノート
の記憶があることを表わす）を送出する。 一方記憶回路１４５及び１４６のフリツプフロ
ツプ回路１５３及び１６３の出力は優先ゲート回
路１４７のアンドゲート１７０及び１７１にそれ
ぞれ与えられる。このアンドゲート１７０及び１
７１には開制御信号として１オクターブの音名配
列に従つて１音分高い音名のノート検出回路本体
NT12〜NT2から到来する読出条件信号RDSが
インバータ１７２を介して与えられる。この前段
から到来した読出条件信号RDSは、上述の如く
第１及び第２の記憶回路１４５及び１４６の帰還
用アンドゲート１５４及び１６４の開制御信号と
しても用いられるほか、第１の記憶回路１４５の
フリツプフロツプ回路１５３の出力と共にオア回
路１７３を介して後段に対する読出条件信号
RDSとして送出される。 しかるに最高音名Ｃのノード検出回路本体
NT12に対する前段からの読出条件信号RDSとし
て「０」レベル（この場合接地レベル）に接続さ
れたライン１７４からの入力を用い、かくしてこ
の最高音名Ｃのノート検出回路本体NT12が最優
先で記憶データの読出しを行うようになされてい
る。 また最低音名Ｃ＃のノート検出回路本体NT１
から後段への続出条件信号RDSがメモリノート
信号MNとして一時記憶回路１２Ｃの出力ゲート
１３３に与えられ、これによりノート検出回路１
２Ｄの回路本体NT１〜NT１２のいずれかに読
出すべきデータがあるとき、一時記憶回路１２Ｃ
に記憶されているブロツク番号データを送出でき
るようになされている。 優先ゲート回路１４７のアンドゲート１７０及
び１７１をそれぞれ通つた記憶出力は出力線１７
５及び１７６に送出される。ノート記憶回路本体
NT１〜NT１２の一方の出力線１７５は、４つ
のコード変換用オアゲート１７７の入力端に所定
の組合せをもつて接続され、これにより回路本体
NT１〜NT１２の記憶が読出されたときその記
憶ノート番号が４ビツト２進化コード信号のノー
トコード信号NCとしてノート番号出力端子TN
１〜TN４に出力される。これに対して記憶回路
本体NT１〜NT１２の他方の出力線１７６がオ
アゲート１７８の入力端に接続され、これにより
キースイツチK₂が閉じたこと及びそのキースイ
ツチK₁からの遅れのタイミングを表わす第２キ
ースイツチ動作信号KA₂として出力端子TKA２
に出力される。 信号入出力回路１４９は、ブロツク検出回路１
２Ｂの信号入出力回路１１４からキースイツチ回
路１２Ａを介して送られて来る情報を取込むもの
で、信号入出力端子TC₁＃及びTC₂＃〜TC₁及び
TC₂にそれぞれ接続された充放電コンデンサCN
１及びCN２と、第１の端子TC₁＃〜TC₁及び論
理「１」レベルの電源１７９間に接続された第１
の充電用トランジスタ１８０と、第２の端子TC₂
＃〜TC₂及び論理「１」レベルの電源１８１間に
接続された第２の充電用トランジスタ１８２とを
含む。 この実施例の場合コンデンサCN１及びＮ２
は、コンデンサCB１と同様に、ノート検出回路
１２Ｄ及びキースイツチ回路１２Ａ間の配線容量
を利用する。 これらのトランジスタ１８０及び１８２はステ
ツプコントロール回路１２Ｅから送出される
「１」，「３」ステート信号１・3ST₁によつてオン
してコンデンサCN１及びCN２を論理「１」レ
ベルに充電する。 以上がブロツク検出回路１２Ｂ及びノート検出
回路１２Ｄの一例構成であるが、これらは、キー
スイツチ回路１２Ａを介しかつステツプコントロ
ール回路１２Ｅのステート信号に同期して次のよ
うに動作する。なお今例えば、音階音C₁，C₂，
E₂ののキーが同時操作されているとする。従つ
て音階音C₁のキーは第０ブロツクに属し、また
音階音C₂，E₂のキーは第１ブロツクに属する。 「０」ステートは待機状態で、「０」ステート
信号0ST₁はブロツク検出回路１２Ｂのすべての
検出回路本体BL0〜BL7について信号入出力回路
１１４の放電用トランジスタ１３７をオンにして
これを通じてコンデンサCB１を放電させる。従
つて入出力端子L0〜L7のレベルすべて「０」レ
ベルとなる。 なおこのとき、音階音C₁のキースイツチが閉
じていることにより第０ブロツクのブロツク検出
回路１２Ｂの端子L0はキースイツチＫ１，Ｋ２
を通じてノート検出回路１２Ｄの「Ｃ」ノート検
出回路本体NT１２の端子TC₁，TC₂に接続され、
同様にして第１ブロツクのブロツク検出回路BL
１の端子Ｌ１は「Ｃ」ノート検出回路本体NT１
２の端子TC₁，TC₂と、「Ｅ」ノート検出回路本
体NT₄の端子TE₁，TE₂とに接続されている。従
つて端子TC₁，TC₂及びTE₁，TE₂に接続された
コンデンサCN１，CN２もまたダイオードd₁，
d₂、キースイツチＫ１，Ｋ２を通じてトランジス
タ１３７により放電されて「０」レベルになつて
いる。 この状態から「１」ステート状態になると、ス
テツプコントロール回路１２Ｅから１」ステート
信号１ST₁及び「１」，「３」ステート信号１・
3ST₁が送出される。 この「１」，「３」ステート信号１・3ST₁はノ
ート検出回路１２Ｄの「Ｃ＃」〜「Ｃ」ノート検
出回路本体NT１〜NT１２に与えられ、そのト
ランジスタ１８０及び１８２がオンとなる。従つ
てこれを通じてコンデンサCN１及びCN２が一
斉に充電される。これと共にダイオードd₁及びd₂
を通じ、さらに操作された「C₁」，「C₂」，「E₂」
キーのキースイツチＫ１及びＫ２を通じてブロツ
ク検出回路１２Ｂの端子L0及びＬ１に接続され
たコンデンサCB１が充電される。しかし操作さ
れていないキーに対応するキースイツチＫ１及び
Ｋ２は閉じていないのでそのコンデンサCB１は
充電されない。 そこで、操作されたキーが属するブロツク（す
なわち「C₁」キーが属する第０ブロツク及び
「C₂」，「E₂」キーが属する第１ブロツク）の入出
力端子L0及びＬ１に論理「１」入力が与えられ
る。従つてブロツク検出回路１２Ｂからステツプ
コントロール回路１２Ｅに対するエニーブロツク
信号Ｂが送出される。 一方「１」ステート信号1ST₁がブロツク検出
回路１２Ｂのブロツク検出回路BL0〜BL7に与え
られ、その記憶回路１１１の入力ゲート１１５を
一斉に開く。したがつて「１」入力が与えられて
いる第０及び第１ブロツク検出回路本体BL0及び
BL1の記憶回路１１１が記憶状態になり、かくし
て操作されたキーが属するブロツク番号（この場
合第０及び第１ブロツク）がブロツク検出回路２
Ｂに記憶される。 この状態から「２」ステートになると、ステツ
プコントロール回路１２Ｅから「２」ステート信
号2ST₁が送出される。 この「２」ステート信号2ST₁はブロツク検出
回路１２Ｂのブロツク検出回路本体BL0〜BL7に
与えられ、その読出回路１１３の出力ゲート１２
４に一斉に開制御信号として与えられる。しかる
にこのとき、第０及び第１ブロツクの検出回路本
体BL0及びBL1のみが記憶状態にあるから、より
優先順位の高い第１ブロツクの検出回路本体BL1
の優先ゲート回路１１２のアンドゲート１２０の
みに読出条件信号RCSが与えられる。従つて第
１ブロツクの検出回路本体BL１の記憶回路１１
１からの記憶内容が優先ゲート回路１１２及び読
出回路１１３を通じて２進コード信号「100」が
ブロツク番号コード信号BC₁として送出される。
この３ビツトのブロツク番号コード信号BC₁は一
時記憶回路１２Ｃに与えられ、その各ビツト記憶
回路BM１〜BM３の入力オアゲート１３０を通
じて記憶させる。 なおブロツク検出回路１２Ｂの第１ブロツクの
検出回路本体BL１の記憶データが読出され、こ
れによつて読出回路１１３の出力用ゲート１２４
の出力が「１」になると、これがインバータ１２
８を介して帰還用ゲート１１８を閉じる。従つて
フリツプフロツプ回路１１７は、次の周期のクロ
ツクφ_c，φ_Dによつて「０」を読込み、読出す。
かくして第１ブロツクの記憶回路BL１がリセツ
トされる。このとき次段への読出条件信号RCS
は「０」となることにより、優先順位の次に低い
ブロツク（この場合第０ブロツク）の読出条件が
整うことになる。 一方優先ゲート回路１１２を介して読出回路１
１３から読出された論理「１」の第１ブロツク番
号記憶出力は、そのブロツク検出回路本体BL１
の放電用トランジスタ１３７に与えられてこれを
オンにする。従つて第１ブロツクのコンデンサ
CB１はトランジスタ１３７を通じて放電される。
これにとどまらず、キースイツチＫ１及びＫ２を
通じさらにダイオードd₁及びd₂を通じてノート検
出回路１２Ｄの回路本体のうち第１ブロツクに属
しかつ現在操作されているキーの音名に対応する
回路本体（この場合「Ｃ」及び「Ｅ」ノート検出
回路本体NT１２及びNT４）のコンデンサCN
１，CN２をもブロツク検出回路本体BL１のトラ
ンジスタ１３７を通じて放電する。かくして操作
されたキーの音名に対応する「Ｃ」及び「Ｅ」ノ
ート検出回路本体NT１２及びNT４に論理「０」
入力が与えられる。 一方第２の「２」ステート信号2ST₂がステツ
プコントロール回路１２Ｅから各ノート検出回路
本体NT１〜NT１２に与えられ、第１及び第２
の記憶回路１４５及び１４６の入力ゲート１５１
及び１６１を一斉に開くことにより、「０」入力
が与えられている「Ｃ」及び「Ｅ」ノート検出回
路本体NT１２及びNT４の記憶回路１４５及び
１４６が記憶状態になり、かくして操作されたキ
ーのうち第１ブロツクに属するキーのノート（こ
の場合「Ｃ」及び「Ｅ」）がノート検出回路１２
Ｄに記憶される。 しかるにこのとき、「Ｃ」及び「Ｅ」ノート検
出回路本体NT１２及びNT４のうち、より優先
順位の高い「Ｃ」検出回路本体NT１２の優先ゲ
ート回路１４７に論理「０」の読出条件信号
RDSが与えられていることにより、第１及び第
２の記憶回路１４５及び１４６の記憶が読出さ
れ、従つて読出回路１４８のゲート１７７を通じ
てノート番号を表わす２進コード信号「0111」が
第１の記憶回路１４５からノートコード信号NC
として出力端子TN１〜TN４に送出され、また
読出回路１４８のゲート１７８を通じて第２のキ
ースイツチK₂が動作したことを表わす第２キー
スイツチ動作信号「１」が第２の記憶回路１４６
から出力端子TKA₂に送出される。 なお実際上キースイツチＫ１及びＫ２は、第３
図について上述したように、第１のキースイツチ
Ｋ１が動作した後、第２のキースイツチＫ２が動
作することになり、その動作時間差はキーの操作
速さに対応したものになる。しかるに、この動作
時間差は、後述するようにクロツクφc，φ_Dの周
期と比較して充分大きくなるようにクロツクφc，
φ_Dの周期が選定されている。従つてノート検出
回路本体NT１〜NT１２の第１及び第２の記憶
回路１４５及び１４６の記憶、読出動作は実際上
同時になされることはなく、時間差をもつて実行
される。 これに対して「Ｃ」及び「Ｅ」ノート検出回路
本体NT１２及びNT４に記憶がされたことによ
り最低順位のノート検出回路本体NT１から送出
されるメモリノート信号MNによつて一時記憶回
路１２Ｃの出力ゲート１３３が開かれ、これに記
憶されていたブロツク番号コード信号BC₁「100」
が出力端子TB１〜TB３に送出される。 従つて出力端子TN１〜TN４及びTB１〜TB
３には、操作されたキーのうち、最も高音域のキ
ーオクターブ（この場合第１オクターブ）に属
し、かつそのうちでも最も高音の音名をもつキー
（今の場合「C₂」キー）のキー番号を内容とする
７ビツトのキーコード信号「011 100」がキーコ
ード信号KCとして送出される。 このようにしてノート検出回路本体NT１〜
NT１２のうち１以上の記憶回路１４５が記憶動
作をすると、ステツプコントロール回路１２Ｅに
対してエニーノート信号ANが送出され、これを
条件として「２」ステートに続いて「３」ステー
トに入り、ステツプコントロール回路１２Ｅから
「１」，「３」ステート信号１，3ST₁が再度送出さ
れる。 この「１」，「３」ステート信号１，3ST₁はノ
ート検出回路本体NT₁〜NT１２の充電用トラン
ジスタ１８０及び１８２を再度オンとし、これに
よりコンデンサCN１及びCN２を再度充電する。 一方「１」，「３」ステート信号１・3ST₁が一
時記憶回路１２Ｃの帰還用ゲート１３２に与えら
れることにより、その第１番目のクロツクφ_c，
φ_Dが到来するときフリツプフロツプ回路１３１
の出力が再度入力端に帰還され、従つて一時記憶
回路１２Ｃは同じブロツク番号コード信号BC₁を
記憶し直す。 これに対して「Ｃ」ノート検出回路本体NT１
２においては第１番目のクロツクφ_c，φ_Dによつ
て記憶回路１４５の記憶はリセツトされ（ライン
１７４からの論理「０」信号により帰還用ゲート
１５４が閉じているため）、一方「Ｅ」ノート検
出回路NT４においては論理「１」信号を再度記
憶する（帰還用ゲート１５４が「Ｃ」ノート検出
回路本体NT１２からの「１」の読出条件信号
RDSによつて開いてるため）。 そこでこのクロツクφ_c，φ_Dの第１番目の周期
において「Ｃ」ノート検出回路本体NT１２の記
憶がリセツトし、これにより「Ｅ」ノート検出回
路本体NT４の優先ゲート回路１４７への読出条
件信号RDSが「０」になることにより「Ｅ」ノ
ート検出回路本体NT４の「１」出力が出力用ゲ
ート１７０を通じて読出回路１４８に読出され、
かくして読出回路１４８から「Ｅ」ノートコード
「0010」が読出される。 この様にして出力端子TN₁〜TN₄及びTB１〜
TB３には、第１ブロツクに属しかつノートが
「Ｅ」のキー、すなわち「E₂」キーが操作された
ことを表わすキーコード信号「0010100」が送出
されることになる。 かくしてノート検出回路１２Ｄに記憶されてい
たノートがすべて読出されると、クロツクφ_c，
φ_Dの第２周期目によつて「Ｅ」ノート検出回路
NT４の記憶がリセツトされ、エニーノート信号
ANが「０」となる。このときステツプコントロ
ール回路１２Ｅは、ブロツク検出回路１２Ｂから
メモリブロツク信号MBがあることを条件とし
て、次に再度「２」ステートへ戻す。 すなわち再度「２」ステート信号2ST₁がステ
ツプコントロール回路１２Ｅからブロツク検出回
路１２Ｂの回路本体BL0〜BL7の読出回路１１３
へ与えられる。このとき未だ読出されずに残つて
いる第０ブロツクの記憶が読出回路１１３を通じ
て読出されることを除いて上述の第１ブロツクの
場合と同様にして、一時記憶回路１２Ｃへ第０ブ
ロツク番号をコード信号「000」として読出すと
共に、放電用トランジスタ１３７をオンにしてコ
ンデンサCB１と、「C₁」キーのキースイツチＫ
１，Ｋ２を介してレ「Ｃ」ノート検出回路本体
NT１２のコンデンサCN１及びCN２を放電して
この「Ｃ」ノート検出回路本体NT１２の記憶回
路１４５及び１４６を記憶状態にセツトする。 このとき再度「３」ステートへ移り、記憶回路
１４５及び１４６の記憶データは直ちに読出され
て読出回路１４８から「Ｃ」ノートコード信号
「0111」として送出され、かくして出力端子TN
１〜TN４及びTB１〜TB３には第０ブロツクに
属する「Ｃ」ノートコードのキー、すなわち
「C₁」ノートのキーが操作されたことを表わすキ
ーコード信号「0111000」が送出されることなる。 ところでかかる動作が終つたとき、「Ｃ」ノー
ト検出回路本体NT１２の記憶回路１４５におい
て、帰還用ゲート１５４が閉じている（ライン１
７４からの読出条件信号RDSが「０」であるか
ら）ので、ノート検出回路１２Ｄからエニーノー
ト信号ANが発生せず、しかもブロツク検出回路
１２Ｂにもメモリブロツク信号MBが発生してお
らず、従つて「０」ステートすなわち待機状態に
もどる。 ブロツク検出回路本体BL0〜BL7の記憶動作の
開始、及びブロツク回路本体BL0〜BL7からノー
ト検出回路本体NT１〜NT１２への信号の出力
などのキーコーダ１２の各部の動作はステツプコ
ントロール回路１２Ｅにてマスタクロツクに同期
して発生されるステツプコントロール信号によつ
て制御される。 ステツプコントロール回路１２Ｅは起動パルス
発生回路１２Ｆにて発生される起起動パルスTC
によつて起動され、以後データ転送クロツクφ_c，
φ_Dに同期しながら上述のステツプコントロール
信号0ST₁，1ST₁，2ST₁，2ST₂，１・3ST₁を発
生する。 この実施例の場合、起動パルス発生回路１２Ｆ
は、例えば矩形波発生回路構成の低周波クロツク
発振器１８１と、その出力端に接続された遅延フ
リツプフロツプ回路１８２とを有し、発振器１８
１の出力を２入力アンド回路１８３にその一方の
条件入力として与え、かつフリツプフロツプ回路
１８２の出力をインバータ１８４によつて反転し
てアンド回路１８３にその他方の条件入力として
与え、かくしてアンド回路１８３にて発振器１８
１の出力が論理「１」レベルになつたときその後
フリツプフロツプ回路１８２が論理「１」信号を
クロツクφ_cで読込んだ後クロツクφ_Dで読出した
時までの間論理「１」となる起動パルスTCを送
出する。 ここで低周波クロツク発振器１８１の発振周波
数は主として鍵盤が操作されたときこれを検出す
る際の条件例えばチヤタリングの影響を受けない
ように考慮して決められ、例えば周期が200μs〜
1ms程度に選定される。 これに対してデータ転送クロツクφ_c，φ_Dは同
時最大発音数に対応してその各音のデータを一巡
転送するに都合の良い十分短かい周期をもつてお
り、チヤンネルプロセツサ１３に配設される第７
図Ｃに示すような同期信号発生回路１３Ａによつ
て発生される。 同期信号発生回路１３Ａは４段の全加算器１８
５と、その各段に接続された４個の遅延フリツプ
フロツプ回路１８６とを具える。フリツプフロツ
プ回路１８６の各段には、別途マスタクロツク発
振器（図示せず）において発生される1μsの周期
τをもつマスタクロツクφ₁（第５図φ₁）が読込ク
ロツクとして与えられ、かつこのマスタクロツク
φ₁に対して1/2周期遅れのマスタクロツクφ₂（第
５図φ₂）が読出クロツクとして与えられる。従
つて全加算器１８５はマスタクロツクφ₁，φ₂の
周期τごとにフリツプフロツプ回路１８６が動作
したとき応動動作し、かくしてフリツプフロツプ
回路１８６の各段の出力端から、マスタクロツク
φ₁，φ₂の周期τで歩進する２進化16進のコード
出力（「１」「２」「４」「８」ビツトをもつ）を送
出する。 このようにして発生された２進化16進のコード
出力はそれぞれ適宜組合せることによつてクロツ
クパルスφ₁の１周期τ分のパルス幅で周期16τの
タイミングパルスを形成させることができ、か
つ、この実施例の場合同期信号発生回路１３Ａは
第５図１Y₁₆，２Y₁₆，９Y₁₆，１６Y₁₆に示すよ
うに、第１、第２、第９、第16番目のタイミング
パルス１Y₁₆，２Y₁₆，９Y₁₆，１６Y₁₆をアンド
回路１８８，１８９，１９０，１９１によつて発
生させ、このうち第16、第２番目ののタイミング
パルス１６Y₁₆，２Y₁₆をキーコーダ１２のデー
タ転送クロツクφ_c，φ_Dとして用いるようになさ
れている。 ここで周期16τのタイミング信号を発生させる
のは、同時に発音すべき音の数を16音に選定した
ことに基づくものである。すなわちこの実施例の
電子楽器はピアノの様に88キーの一段鍵盤構造と
されているので、両手１０指分のキーが同時操作
される可能性があり、しかもすでに操作の終つた
キーのうちいくつかはデイケイ波形をもつ可能性
があることを考慮して合計16音の同時発音を可能
ならしめたものである。 しかるにマスタクロツクφ₁，φ₂を16周期ずつ
区分して、その16周期内の各周期をタイムスロツ
トとしてそれぞれ同時発音すべき各音のデータを
割当て、かくして割当てられたタイムスロツト内
において対応するデータ（以下当該データともい
う）の転送、処理をする。そこで以下、第５図に
おいてマスタクロツクφ₁の第１、第２……第16
周期区間T₁，T₂……T₁₆をそれぞれ第１、第２…
…第16チヤンネルと称することにする。 このような考え方の下にチヤンネルプロセツサ
１３はマスタクロツクφ₁，φ₂に同期して各音に
ついてのデータの処理を行う。従つてこれに協調
して、操作されたキーがどれかの判別動作をキー
コーダ１２に行わせるべく、ステツプコントロー
ル回路１２Ｅが同期信号発生回路１３Ａにおいて
マスタクロツクφ₁，φ₂に同期して発生されたタ
イミング信号φ_c，φ_Dを利用するのである。 このようにして発生された同期信号１６Y₁₆及
び２Y₁₆は、キーコーダ１２における各遅延フリ
ツプフロツプ回路の読込み及び読出しクロツクφ_c
及びφ_Dとして利用され、かくしてすべての遅延
フリツプフロツプ回路がマスタクロツクφ₁，φ₂
の16周期ごとに１回ずつ絶えず読込み、読出し動
作を繰返すことになる。 ステツプコントロール回路１２Ｅは読込みクロ
ツクφ_c及び読出しクロツクφ_Dを受ける２個の遅
延フリツプフロツプ回路２０１及び２０２でなる
ステツプカウンタ２０３と、その歩進動作を制御
しかつその歩進状態に基づいて各ステート信号を
形成するゲート回路２０４とを具える。 ゲート回路２０４は起動パルス発生回路１２Ｆ
から到来する起動パルスTCによつて起動し、ブ
ロツク検出回路１２Ｂにて発生されるエニーブロ
ツク信号AB及びメモリブロツク信号MBと、ノ
ート検出回路１２Ｄにて発生されるエニーノート
信号ANとを受けて、４つの状態を生じさせる。
すなわち「０」ステート（待機状態）、「１」ステ
ート（操作されたキーが属するブロツクの検出動
作状態）、「２」ステート（操作されたキーのうち
検出されたブロツクに属するキーのノートを検出
する動作状態）、「３」ステート（ブロツクノート
の検出結果に基づいてキーコードを送出する動作
状態）の合計４つの状態を生じさせる。 これらのステートは第２表に示すように、フリ
ツプフロツプ回路２０１及び２０２の出力Ｑと、
これをインバータ２０５及び２０６を通じて得ら
れる反転出力とによつて次のようにして確立さ
れる。

【表】 ステツプコントロール回路１２Ｅが「０」ステ
ート（すなわち待機状態でフリツプフロツプ回路
２０１及び２０２のＱ出力は「０」及び「０」で
ある）のときステート信号入力回路２１４のアン
ドゲート２１５から「０」ステート信号OST₁が
送出されている。この「０」ステートのとき起動
パルスTCが到来すると、これがゲート回路２０
４のステート制御回路２０６のアンドゲート２０
７に与えられる。このときフリツプフロツプ回路
２０１及び２０２の出力「１」及び「１」が他
の条件として与えられているので、アンドゲート
２０７の入力条件が整い「１」出力が発生されて
第２フリツプフロツプ回路２０２にその入力オア
ゲート２１２を介して与えられる。 従つて読込み及び読出クロツクφ_c及びφ_Dによ
つてフリツプフロツプ回路２０１及び２０２には
「０」及び「１」が記憶され「１」ステート状態
になる。このとき回路２０２の出力及び回路２
０１のＱ出力がステート信号出力回路２１４のア
ンドゲート２１７に与えられることにより、この
ゲート２１４から「１」ステート信号１ST₁が送
出される。 そこで上述のようにこの「１」ステート信号１
ST₁によつてブロツク検出回路１２Ｂが動作して
キースイツチ回路１２Ａの操作されたキースイツ
チの属するブロツクを検出記憶する。しかるにい
ずれかのブロツクのキーが操作されていればエニ
ーブロツク信号ABがステツプコントロール回路
１２Ｅに送り返され、またいずれかのブロツク検
出回路本体BL0〜BL7が記憶動作をすれば、メモ
リブロツク信号MBがステツプコントロール回路
１２Ｅに送り返される。 エニーブロツク信号ABはステート制御回路１
２Ｅのアンドゲート２１１（回路２０１の出力
及び回路２０２のＱ出力がすでに与えられてい
る）に与えられ、このゲート２１１から回路２０
１の入力オアゲート２１３に「１」出力が入力さ
れる。これに対してステート制御回路２０６のア
ンドゲート２０７にはすでに起動パルスTCが与
えられていないので、回路２０２の入力オアゲー
ト２１２には「０」出力が入力される。 従つて回路２０１及び２０２には次の周期の読
込み及び読出しクロツクφ_c及びφ_Dによつて「１」
及び「０」が記憶され「２」ステート状態とな
る。 従つてステート信号出力回路２１４のアンドゲ
ート２１６から第１の「２」ステー信号２ST₁が
送出され、またこのときブロツク検出回路１２Ｂ
からメモリブロツク信号MBが到来していること
を条件としてアンドゲート２１８から第２の
「２」ステート信号２ST₂が送出される。 この第１の「２」ステート信号２ST₁はブロツ
ク検出回路１２Ｂの読出回路１１３に与えられ、
記憶されているブロツクのうち最も優先順位の高
いブロツク番号をコード化して一時記憶回路１２
Ｃに読出すと共に、信号入出力回路１１４を通じ
さらにキースイツチ回路１２Ａを通じてノート検
出回路１２Ｄに操作されているキーのノートの信
号を送る。一方このとき第２の「２」ステート信
号２ST₂がノート検出回路１２Ｄの第１及び第２
記憶回路１４５及び１４６に与えられ、送られて
きたノートを記憶する。 しかるに「２」ステート時においてノート検出
回路１２Ｄにノートの記憶がされると、エニーノ
ート信号ANがステツプコントロール回路１２Ｅ
に送り返され、これがステート制御回路２０６の
アンドゲート２０８に与えられる。一方アンドゲ
ート２１０はメモリブロツク信号MB及び回路２
０１のＱ出力が与えられているので「１」信号を
発生している。従つて回路２０１及び２０２には
次の周期のクロツクφ_C，φ_Dによつて入力オアゲ
ート２１２及び２１３を通じて「１」及び「１」
信号が記憶され、かくして「３」ステートにな
る。 しかるにこのときノート検出回路１２Ｄにおい
ては、記憶しているノートのうち優先順位の最も
高いノート番号を読出回路１４８を通じてコード
化して出力端子TN１〜TN４に迄送出する。 このとき一時記憶回路１２Ｃの出力端にブロツ
ク番号が読出されてこれが出力端子TB１〜TB
３に与えられる。従つて端子TN１〜TN４〜TB
１〜TB３にキーコード信号KCが送出されるこ
とになる。 一方「３」ステートにおいてはステツプコント
ロール回路１２Ｅの回路２０２のＱ出力が「１」，
「３」ステート信号１・３ST₁として再度発生さ
れ、これがノート検出回路１２Ｄの信号入出力回
路１４９に与えられ、かくしてブロツク検出回路
１２Ｂからノート検出回路１２Ｄへのノート検出
信号伝送状態をリセツトする。これと共に「１」，
「３」ステート信号１・３ST₁が一時記憶回路１
２Ｃに与えられ、その記憶を更新する。 ここで、ノート検出回路１２Ｄに記憶されたノ
ートが１個であつた場合には、第１及び第２記憶
回路１４５及び１４６の記憶は「３」ステート時
にリセツトされるので、エニーノート信号ANが
到来しなくなる。従つてステツプコントロール回
路１２Ｅのステート制御回路２０６においてゲー
ト２０８，２０９の出力が「０」となる。 ここでブロツク検出回路１２Ｂに１つのブロツ
クしか記憶されていなかつたときには、「３」ス
テートにおいてメモリブロツク信号MBが「０」
となるのでステート制御回路２０６のアンドゲー
ト２１０には「１」出力が出ず、従つて回路２０
１及び２０２には「０」信号が入力される。 そこで回路２０１及び２０２は次の周期の読込
及び読出クロツクφ_C及びφ_Dによつて「０」及び
「０」記憶状態となり、かくして「０」ステート
状態すなわち待機状態にもどることになる。 これに対してブロツク検出回路１２Ｂに２以上
のブロツクが記憶されていたときは、１つのブロ
ツクについての「３」ステート時になおもメモリ
ブロツク信号MBが到来し続けているのでステー
ト制御回路２０６のゲート２１０に「１」出力が
得られ、これが回路２０１に与えられる。 従つて回路２０１及び２０２は次の周期の読込
クロツクφ_C及び読出クロツクφ_Dで「１」及び
「０」の記憶状態となり、ステート信号出力回路
２１４のゲート２１６から再度「２」ステート信
号２ST₁を送出する。かくして「２」ステーート
状態になると、その後上述したと同様にして次の
読込及び読出クロツクφ_C及びφ_Dによつて「３」
ステート状態になる。 このような繰返し動作は、ブロツク検出回路１
２Ｂに記憶されたブロツクがなくなるまで繰返さ
れるが、その結果記憶されたブロツクがなくなる
と、「３」ステート時にブロツク検出回路１２Ｂ
からのメモリブロツク信号MBが到来しなくな
り、その次の周期のクロツクφ_C，φ_Dで「０」ス
テートに戻る。 上述においては、検出されたブロツクが複数の
場合について述べたが、１ブロツクに含まれる検
出ノートが複数の場合は、ノート検出回路１２Ｄ
においてすべての検出ノートについての読出しが
終るまで「３」ステートの状態を維持する。 すなわち「３」ステート状態において、ノート
検出回路１２Ｄからのエニーノート信号ANが依
然として到来し続けているので、ステート制御回
路２０６のゲート２０９に引き続き「１」出力が
得られ、従つて「３」ステート状態が次の周期の
クロツクφ_C，φ_Dの到来時においても維持される
からである。 以上のようにステツプコントロール回路１２Ｅ
は、次のように歩進動作する。 (a) １つのキーが操作されたとき。 「０」→「１」→「２」→「３」→「０」ステ
ートの一巡動作を１回行う。 (b) １つのブロツクのキーについて複数のノート
のキーが操作されたとき。 「０」→「１」→「２」→「３」→「３」……
「３」→「０」ステートのようにすべてのノート
の読出し終るまで「３」→ステートを維持する。 (c) 複数のブロツクについてそれぞれ１つのキー
が操作されたとき。 「０」→「１」→「２」→「３」→「２」→
「３」……「２」→「３」→「０」ステートのよ
うに、すべてのブロツクについての読出しが終る
まで「２」→「３」→「２」ステートの歩進を繰
返す。 (d) 複数のブロツクについて、それぞれ複数のノ
ートが記憶されたとき。 「０」→「１」→「２」→〔「３―「３」……
「３」〕→「２」〔「３」→「33……「３」〕→「２」
……「２」→〔「３」→「３」……「３」〕→
「０」ステートのように、〔「３」→「３」……
「３」〕でなる「３」ステートの維持動作の繰返し
と、「２」→「３」→「２」ステートの歩進動作
の繰返しとが組合される。 ステツプコントロール回路１２Ｅは以上の構成
に加えて、キーオフ検出タイミング信号出力回路
２２０を有する。ここでキーオフ検出タイミング
信号Ｘはキーコーダ１２におけるキーコード信号
KCの発生動作に関連してキーの離鍵操作がされ
たか否かの目安とするためチヤンネルプロセツサ
１３に供給される。 キーオフ検出タイミング信号出力回路２２０は
起動パルス発生回路１２Ｆから到来する起動パル
スTCを受けるアンドゲート２２１及び２２２を
有し、フリツプフロツプ回路２０１及び２０２の
Ｑ出力と、16進カウンタ構成のタイミングカウン
タ１２Ｇのカウント終了出力端からの出力TMO
とを受けて「０」ステート時に起動パルスTCが
到来したときアンドゲート２２２からパルス状の
「１」出力を発生し、これを信号Ｘとして出力端
子TXに送出すると共に、オア回路２２３を介し
てタイミングカウンタ１２Ｇへカウント開始パル
スTMIとして与える。このときカウンタ１２Ｇ
はクロツクφ_C及びφ_Dが到来するごとに「１」加
算動作をし、かかる加算動作時には出力TM0を
「０」とする。すなわち出力TM0はカウンタ１２
Ｇが最大値に達するまでは「０」である。 信号出力回路２２０はこの「０」の出力TM0
をインバータ２２４で反転してアンドゲート２２
１に入力し、これにより起動パルス発生回路１２
Ｆから起動パルスTCが到来したときオアゲート
２２３を通じて「１」出力をカウンタ１２Ｇに与
えることにより「１」加算動作をさせる。このカ
ウント動作は起動パルス発生回路１２Ｆに起動パ
ルスTCが発生するごとに繰返され、かくして低
周波発振器１８１の出力の16周期の期間が経過し
たときカウンタ１２Ｇの全ビツト出力が「１」と
なり出力TM0が「１」になることにより以後ア
ンドゲート２２１を介してのカウント動作を停止
し、次の「０」ステートにおける起動パルスの到
来を待つようになされている。 なおタイミングカウンタ１２Ｇにおいて、２２
６は４段の全加算器、２２７はその各段に接続さ
れ読込及び読出しクロツクφ_C，φ_Dによつて記憶
動作する遅延フリツプフロツプ回路、２２８は４
段のフリツプフロツプ回路２２７の出力を入力条
件としすべて「１」のとき「１」出力TM0を送
出する出力アンドゲートである。 上述の構成のキーコーダ１３の動作を要約して
フローチヤートとして示せば、第６図のようにな
る。 すなわちステツプ２３５は「０」ステート状態
を得るステツプで、ステツプコントロール回路１
２Ｅからの「０」ステート信号OST₁によつてブ
ロツク検出回路１２ＢのコンデンサCB１が放電
状態に維持され、全体として待機状態にある。 次にステツプ２３６においてTC＝１か否か、
換言すれば起動パルス発生回路１２Ｆからの起動
パルスTCの発生の有無が確認され、発生してい
なければなおも「０」ステート状態を維持する。
しかし発生していることの確認が得られたら次の
ステツプ２３７に進む。 このステツプ２３７は「１」ステート状態を得
るステツプで、「１」，「３」ステート信号１，３
ST₁によつてノート検出回路１２Ｄのコンデンサ
CN１，CN２が充電され、これが現に操作され
ているキースイツチＫ１，Ｋ２を通じてブロツク
検出回路１２ＢのコンデンサCB１の充電を行う。
一方これと同時にブロツク検出回路１２Ｂの該キ
ースイツチＫ１，Ｋ２の属するブロツクに対応す
る記憶回路１１１への入力ゲート１１５が「１」
ステート信号１ST₁によつて開かれ、コンデンサ
CB１の充電状態が記憶回路１１１に読込まれ、
かくして現に操作されているキーが属するブロツ
クに操作状態が記憶されている。 この結果はエニーブロツク信号ABが送出され
たか否か（AB＝１か）をステツプ２３８におい
て確認することにより行う。その結果AB＝１
（すなわちいずれかのブロツクに操作されている
キーがあることを意味する）であれば次のステツ
プ２３９に進み、そうでなければステツプ２３５
の「０」ステートの待機状態にもどる。 ステツプ２３９は「２」ステート状態を得るス
テツプで、ステツプコントロール回路１２Ｅの
「２」ステート信号２ST₁によつてブロツク検出
回路１２Ｂの続出回路１１３を動作させる。しか
るに読出回路１１３は記憶されているブロツクの
うち最も優先順位の高いものを読出してその内容
のブロツクコード信号BC₁を送出する。これと同
時に読出動作をしたブロツク検出回路本体に接続
されたコンデンサCB１を放電させる。このとき
このコンデンサCB１にキースイツチＫ１，Ｋ２
を通じて接続されているノート検出回路のコンデ
ンサCN１，CN２もこの接続ループを通じて放
電される。一方ノート検出回路１２Ｄの第１、第
２記憶回路１４５，１４６がステツプコントロー
ル回路１２Ｅからの「２」ステート信号２ST₂に
よつてコンデンサCN１，CN２の放電状態を読
込む。 次にステツプ２４０においてブロツク検出回路
１２Ｂからメモリブロツク検出信号MBがステツ
プコントロール回路１２Ｅに与えられていること
（すなわちいずれかのブロツクが記憶されたこと）
を確認すると共に、ステツプ２４１においてノー
ト検出回路１２Ｄからエニーノート検出信号AN
がステツプコントロール回路１２Ｅに与えられて
いること（すなわちいずれかのノートが記憶され
たこと）を確認し、次のステツプ２４２に移る。
ここでステツプ２４０においてMB＝１でないと
きは処理すべきブロツクはないので、待機状態の
ステツプ２３５にもどる。 ステツプ２４２は「３」ステート状態を得るス
テツプで、このときノートを優先順位の高いもの
から順次読出す。これと共にステツプコントロー
ル回路１２Ｅの「１」，「３」ステート信号１・３
ST₁によつてノート検出回路１２Ｄのコンデンサ
CN１，CN２を充電させ、かくしてノート検出
回路１２Ｄに対する入力を阻止する。そしてこの
タイミングでノート検出回路１２Ｄの記憶回路１
４５，１４６が読出し動作をして、優先順位の高
いノートから読出回路１４８を通じて記憶内容を
ノートコード化して送出する。 しかるにかかる動作状態はステツプ２４３にお
いてエニーノート信号ANの有無を確認している
限り繰返される（すなわちステツプ２４３からス
テツプ２４２にもどる）。これに対してAN＝１
でなくなつたとき、ノート検出回路１２Ｄに記憶
されているノートのすべてについて記憶の読出し
が終つたことになるので、次のステツプ２４４に
進む。 このステツプ２４４はMB＝１か否かを確認す
るステツプで、肯定されれば末だ処理すべきブロ
ツクのデータがブロツク検出回路１２Ｂに残つて
いることを意味しているので再度ステツプ２３９
にもどつてこの残るブロツクのデータの処理を行
う。これに対して否定結果が得られればステツプ
コントロール回路１２Ｅは「０」ステート信号０
ST₁を送出するに至り、かくしてすべての動作が
終つてステツプ２３５の待機状態にもどる。 以上の動作は、起動パルス発生回路１２Ｆから
起動パルスTCが発生されるごとに繰返される。 しかるに起動パルスTCに関連してキーオフ検
出タイミング信号Ｘは、以下に述べるステツプに
よつて起動パルスTCに基づき、しかも上述のキ
ーコード信号KCの送出動作と関連して次のよう
にして送出される。 先ずステツプ２４５において起動パルス発生回
路１２Ｆで発生された起動パルスTCがカウンタ
１２Ｇでカウントされ、オーバーフロー出力
TM0が出たときステツプ２４６においてこれを
検出してステツプ２４７に進む。 このときステツプコントロール回路１２Ｅはカ
ウンタ１２Ｇに対する「１」加算信号TMIの送
出を停止させる。 この状態でステツプコントロール回路１２Ｅが
「０」ステツプ信号０ST₁を送出する状態になる
とこれがステツプ２４８で検出され、次のステツ
プ２４９において起動パルスTCが送出されたタ
イミングを確認する。この確認が得られると次の
ステツプ２５０においてステツプコントロール回
路１２Ｅからキーオフタイミング信号Ｘを送出す
る。 しかるにこの信号Ｘの送出が終了するとステツ
プ２４５にもどり、再度起動パルスTCのカウン
トを開始する。 かくしてキーオフタイミング信号Ｘはキーコー
ド信号KCの送出が終つた後に発生する起動パル
スTCをカウントし、そのカウント数が「15」に
なつたとき、そのとき実行されているキーコード
信号KCの送出動作が終るのを待つて送出される
ことになる。 〔1‐3〕 チヤンネルプロセツサ チヤンネルプロセツサ１３は同時に発音すべき
各音のデータを第１〜第16チヤンネルに割当て記
憶し、これらの記憶データをマスタクロツクφ₁，
φ₂に同期して順次送出するもので第７図Ａ〜Ｃ
の構成を有する。ここで記憶チヤンネル数（この
実施例の場合16個）は前述したように同時最大発
音数と一致した値に決められ、全チヤンネルのう
ち記憶データがないチヤンネル（以後空チヤンネ
ルという）がある場合にこの空チヤンネルにキー
コーダ１２からの新らしいキーコードデータを読
み込みセツトする。かくして記憶されたキーコー
ドデータは鍵盤の対応するキーが押鍵されている
限りリセツトされず、また離鍵された後もその音
についてデイケイが必要な場合はデイケイ部分の
振幅が所定値にならない限りリセツトされない。 チヤンネルプロセツサ１３のキーコードデータ
の記憶は、第１〜第16チヤンネルのデータをマス
タクロツクφ₁，φ₂によつて直列に繰返し循還さ
れることによりダイナミツクに行う。かくしてダ
イナミツクに循還する第１〜第16チヤンネルのデ
ータは循還ループの１点において監視され、16個
のチヤンネルの１巡ごとに順次各チヤンネルのデ
ータが読出される。従つて各チヤンネルの内容は
マスタクロツクφ₁，φ₂の16周期分の長さの周期
で読出しチエツクされることになる。 チヤンネルプロセツサ１３は、キーコーダ１２
から到来する７ビツトのキーコード信号KC、キ
ーオフ検出タイミング信号Ｘおよび第２キースイ
ツチ動作信号KA２を取込み一時記憶するサンプ
ルホールド回路１３Ｂと、取込んだキーコード信
号KCを16個のチヤンネルのいずれかに割当て記
憶するキーコード記憶回路１３Ｃと、サンプルホ
ールド回路１３Ｂに一時記憶されたキーコード信
号KCとキーコード記憶回路１３Ｃの各チヤンネ
ルの記憶内容とを比較してその比較結果に基づい
て制御条件信号を送出するキーコード比較制御回
路１３Ｄと、キー操作のタツチに関するデータを
得るためのキー操作判別回路１３Ｅと、これらの
要素によりデータの取込み、記憶、比較などを実
行するタイミングを指令制御するタイミングコン
トロール回路１３Ｆと、16個のチヤンネルのすべ
てに空チヤンネルがないとき新しいキーコードデ
ータが到来した場合に古いキーコードデータを新
しいキーコードデータとを入れ替えるためのトラ
ンケート回路１３Ｇとを具える。 サンプルホールド回路１３Ｂはキーコーダ１２
から到来するキーコード信号KC（ノートコード信
号NCの各ビツトＮ１〜Ｎ４及びブロツクコード
信号BCの各ビツトＢ１〜Ｂ３でなる）と、キー
オフ検出タイミング信号Ｘと、第２キースイツチ
動作検出信号KA２とを、それぞれに対応して設
けられたゲート回路２３１を介して記憶要素２３
２に記憶する。 この実施例の場合ゲート回路２３１は電界効果
トランジスタでなり、同期信号発生回路１３Ａ
（第７図Ｃ）の第１チヤンネルのタイミング信号
１Y₁₆（第５図１Y₁₆）によつて一斉に開かれたと
き、入力された論理「１」又は「０」レベルをコ
ンデンサ構成の記憶要素２３２に記憶する。 かくして記憶要素２３２に記憶されたデータは
次のサイクルのタイミング信号１Y₁₆が到来する
までの間記憶要素２３２に保持され、このとき同
じデータがキーコーダ１２から到来していれば記
憶要素２３２の記憶をそのまま残し、これに対し
て到来したキーコードの内容が変化すれば、これ
に応じて内容が変化したビツトの記憶要素の記憶
状態を変更するようになされている。 しかるにキーコード信号KCの各ビツトに対す
る記憶要素２３２の記憶内容は、並列にキーコー
ド記憶回路１３Ｃの入力データ一時記憶回路２３
３に与えられる。一時記憶回路２３３は同期信号
発生回路１３Ａの第９チヤンネルのタイミング信
号９Y₁₆（第５図９Y₁₆）によつて読込み動作し、
その後到来する第１チヤンネルのタイミング信号
１Y₁₆（第５図１Y₁₆）によつて読出動作する遅延
フリツプフロツプをもつて構成されている。 このようにして一時記憶回路２３３には最初の
タイミング信号１Y₁₆によつてサンプリングホー
ルド回路１３Ｂに読込まれたデータの保持状態が
安定した後、タイミング信号９Y₁₆によつてこの
安定したデータを読込みかつ次の第２サイクル目
のタタイミング信号１Y₁₆で読出す。従つてこの
第２サイクル目のタイミング信号１Y₁₆によつて
サンプリングホールド回路１３Ｂに逆の論理レベ
ルが記憶されたとしても、以後第３サイクル目の
タイミング信号１Y₁₆が得られるまでの１周期の
間は少くとも記憶状態を変更しないようになされ
ている。 しかるにかくして一時記憶回路２３３に記憶さ
れたデータはタイミング信号１Y₁₆の１周期の間
に必要に応じて入力ゲート回路２３４のアンドゲ
ート２３５、及びオアゲート２３６を介して記憶
回路本体２３７の第１〜第16チヤンネルのうちの
空チヤンネルに記憶される。 記憶回路本体２３７はキーコード信号KCの各
ビツトにそれぞれ対応する７個の16ステージシフ
トレジスタRG１〜RG７でなり、各ステージに
おいて第１のマスタクロツクφ₁によつて前ステ
ージの内容を読込み、第２のマスタクロツクφ₂
によつて読込んだ内容を読出すようになされてい
る。従つて７個のレジスタRG１〜RG７の内容
はマスタクロツクφ₁，φ₂によつて同時に１ステ
ージづつシフトして行く。しかるに第16ステージ
目の出力は入力ゲート回路２３４の循還用アンド
ゲート２３８及びオアゲート２３６を介して第１
ステージの入力端に帰還され、従つて各ステージ
の記憶を失わずにダイナミツクに記憶する。そこ
でレジスタRG１〜RG７について任意の時点に
おける特定ステージ（すなわち第１ステージ〜第
16ステージ）の内容が１チヤンネル分、７ビツト
のキーコードKCを表わすことになる。例えば第
１チヤンネルのタイミング信号１Y₁₆の到来時に
おけるレジスタRG１〜RG７の第１ステージ目
の内容が１音７ビツト分のキーコードKCを表わ
すことになる。従つて記憶回路本体２３７は同時
最大発音数、16音分のキーコードKCを記憶する。 シフトレジスタRG１〜RG７の第16ステージ
目の出力は出力端WN１〜WB３に導出され、従
つて第１〜第16チヤンネルのデータが第16ステー
ジ目を通過するごとにキーコード出力端子WN１
〜WB３に読出される。かくして出力端子WN１
〜WB３に読出された記憶データは、同時発音す
べき音のキーコードKCを時分割多重方式でコー
ド化された同時発音キーコード信号KCとして送
出される。 一方レジスタRG１〜RG７のうちノートコー
ドNCを記憶するレジスタRG１〜RG４の出力が
オアゲート２３９を通じて第１キースイツチキー
オン検出信号TK１として出力端子WTK１に送
出される。またこのオアゲート２３９に「１」出
力が得られたときこれをビジー信号Ａ１（第16ス
テージ目を通過したチヤンネルに記憶データがあ
ること、換言すれば空チヤンネルではないことを
表わす）として利用する。 一時記憶回路２３３のデータを記憶回路本体２
３７のどのチヤンネルに割当て記憶させるべきか
は、入力ゲート回路２３４のアンドゲート２３５
及び帰還用アンドゲート２３８を、タイミングコ
ントロール回路１３Ｆのセツト信号Ｓ、リセツト
信号によつて開閉制御することにより実行され
る。しかるにタイミングコントロール回路１３Ｆ
はキーコーダ１２から到来したキーコード信号
KCの内容と、記憶回路本体２３７の各チヤンネ
ルに記憶されているキーコードKCの内容とに基
づき一致したものの有無によりセツト信号Ｓ又は
リセツト信号を送出し、又は送出しないように
動作する。 キーコーダ１２からのデータと記憶回路本体２
３７の記憶データとの比較はキーコード比較制御
回路１３Ｄにおいて行われる。この比較制御回路
１３Ｄはキーコード比較回路２４０と一致チヤン
ネル記憶回路２４１とを含んでなる。 キーコード比較回路２４０はサンプルホールド
回路１３Ｂにホールドされたキーコード信号KC
の各ビツトＮ１〜Ｂ３を一方の入力信号とし、か
つ対応するレジスタRG１〜RG７の出力を他方
の入力信号とする排他的オア回路２４２を有し、
これらオア回路２４２の出力を一致検出出力用ノ
アゲート２４３に与える。 ここで排他的オア回路２４２はキーコード信号
KCの全てのビツトがレジスタRG１〜RG７のい
ずれかのチヤンネルの記憶内容と一致したとき
（ただし後述のように共に論理「１」のときのみ
を利用する）、論理「０」出力を送出し、従つて
ノアゲート２４３が論理「１」の一致検出出力
EQ₁を一致チヤンネル記憶回路２４１に入力す
る。 一致チヤンネル記憶回路２４１は上述のレジス
タRG１〜RG７と同様にマスタククロツクφ₁，
φ₂によつて駆動される16ステージのシフトレジ
スタをもつて構成されている。ただし第16ステー
ジ目の出力を第１ステージ目に帰還するループは
持たず、従つて一旦入力されたデータはマスタク
ロツクφ₁，φ₂の16周期の時間（これはタイミン
グ信号１Y₁₆〜１６Y₁₆の１周期の時間に等しい）
経過後オーバーフローして使われる。 しかるにサンプリングホールド回路１３Ｂはタ
イミング信号１Y₁₆によつてその１周期の間キー
コーダ１２からの出力信号を記憶しているのに対
して、レジスタRG１〜RG７はタイミング信号
１Y₁₆の１周期の間に16チヤンネル全てのデータ
を一巡させるから、結局一致チヤンネル記憶回路
２４１は新たに到来したキーコードデータと同じ
キーコードデータを記憶しているチヤンネルがあ
ればこれをレジスタRG１〜RG７のシフト動作
と同期してシフトさせながら記憶することにな
る。 このようにキーコード比較回路２４０はキーコ
ード信号KCが到来したときその内容と同じ内容
のデータが記憶回路本体２３７にすでに記憶され
ているか否かを検出する目的をもつ。この場合キ
ーコード信号KCが到来していないとき一致検出
出力EQ₁を送出しないようにこれを禁止する。す
なわちキーコード検出回路２４４によつてキーコ
ード信号KCが到来していないとき「０」となる
キーコード検出出力DEQを得、これをインバー
タ２４６を介して一致検出出力用ノアゲート２４
３に与え、かくしてキーコード信号KCが到来し
ないときはノアゲード２４３の出力を常に「０」
とするようになされている。 ここで、キーコード検出回路２４４は、サンプ
ルホールド回路１３Ｂからの出力のうちノートコ
ードビツトＮ１〜Ｎ４を受けるオアゲート２４５
でなり、キーコード信号KCがサンプルホールド
回路１３Ｂにホールドされたとき論理「１」の確
認出力DEQを送出する。 一致検出出力EQ₁はキーコード記憶回路本体２
３７へのデータの読込みを禁止するために用いら
れる読込禁止信号REGを発生させるべく読込禁
止回路２４７に与えられる。読込禁止回路２４７
は一致記憶回路２４８と、読込終了信号回路２４
９とでなる。 一致記憶回路２４８はタイミング信号１Y₁₆の
１周期の間に「１」の一致検出出力EQ₁が得られ
たときこれを記憶し、その記憶出力によつて一時
記憶回路２３３から記憶回路本体２３７へのデー
タの読込みを禁止する目的で設けられている。か
くするのは到来した新たなキーコードデータの内
容が記憶回路本体２３７のいずれかのチヤンネル
に記憶されていれば、この新たなコードを読込ま
せる必要がないからである。 一致記憶回路２４８は出力端にスイツチングト
ランジスタ２５０及びコンデンサ２５１でなる出
力保持回路２５２を接続した遅延フリツプフロツ
プ回路構成の記憶要素２５３を具え、一致検出出
力EQ₁を入力アンドゲート２５４及びオアゲート
２５５を介して受け、これをマスタクロツクφ₁，
φ₂で読込み、読出す。出力端に読出された「１」
出力は帰還用アンドゲート２５６を介し、さらに
オアゲート２５５を介して入力端に帰還され、か
くしてダイナミツクに記憶される。 スイツチングトランジスタ２５０は第１チヤン
ネルに対応するタイミング信号１Y₁₆によつてそ
のパルス幅の間だけ開かれ、このときの記憶要素
２５３の記憶状態によつてコンデンサ２５１に論
理レベル「１」又は「０」が保持される。一方同
じタイミング信号１Y₁₆によつてインバータ２５
７を介して帰還用ゲート２５６が閉じられ、これ
により記憶要素２５３の記憶がリセツトされる。 かくして１つのタイミング信号１Y₁₆が到来し
て記憶要素２５３がリセツトされた後第２番目の
タイミング信号１Y₁₆が到来するまでの間に、記
憶回路本体２３７の第１〜第16チヤンネルについ
ての比較結果としてそのいずれかのチヤンネルに
一致検出出力EQ１が得られれば、記憶要素２５
３がセツトされることにより当該第２番目のタイ
ミング信号１Y₁₆によつてコンデンサ２５１が論
理「１」レベルに充電される。そしてこの状態
は、その後第３番目のタイミング信号１Y₁₆が到
来するまで保持される。 この保持レベル信号は出力オアゲート２５８を
介して読込禁止信号REGとしてタイミングコン
トロール回路１３Ｆに与えられる。 なお一致記憶回路２４８の入力ゲート２５４に
は後述するキーオフ記憶回路２９３からのキーオ
フ検出信号Ｄ１がインバータ２５９を介して与え
られ、キーオフ記憶回路２９３がキーオフされた
チヤンネルを記憶したとき当該チヤンネルが読出
されてその出力Ｄ１が「１」となつたとき入力ゲ
ート２５４を閉じるようになされている。 一方読込終了信号回路２４９は一時記憶回路２
３３から記憶回路本体２３７へのデータの読込み
が済んだ後は直ちに入力ゲート回路２３５を閉動
作させて以後誤動作が生じないようにする目的で
設けられている。すなわち読込終了信号回路２４
９は遅延フリツプフロツプ回路構成の記憶要素２
６０を有し、タイミングコントロール回路１３Ｆ
からセツト信号Ｓが送出されたときこれを入力ア
ンドゲート２６１を介し、さらにオアゲート２６
２を介して受け、マスタクロツクφ₁，φ₂によつ
て読込み、読出す。出力端に読出された「１」出
力は帰還用アンドゲート２６３を介し、さらにオ
アゲート２６２を介して記憶要素２６０の入力端
に帰還され、かくしてダイナミツクに記憶され
る。かかる記憶状態は、アンドゲート２６１及び
２６３にインバータ２６４を介してタイミング信
号１６Y₁₆（第16チヤンネルに対応する最後のタ
イミング信号である）が与えられたとき、クリア
される。 このようにして記憶要素２６０に記憶された
「１」出力はオアゲート２５８を介して読込禁止
信号REGとしてタイミングコントロール回路１
３Ｆに与えられる。 以上のようなサンプルホールド回路１３Ｂから
キーコード記憶回路本体２３７へのキーコードデ
ータの入力動作ないし記憶データの書換え動作
は、タイミングコントロール回路１３Ｆのセツト
信号Ｓ及びリセツト信号によつて実行される。 タイミングコントロール回路１３Ｆは３つの制
御モードをもつ。第一の制御モードはキーコード
記憶回路１３Ｃに空チヤンネルがある状態で新し
いキーコードデータが到来したときこのキーコー
ドデータを空チヤンネルに割当てることを内容と
する。以下この制御モードをニユーキーオン制御
モードという。 第二の制御モードはキーコード記憶回路１３Ｃ
が満杯状態（換言すれば空チヤンネルがない状
態）で新しいキーコードデータが到来したとき、
すでに離鍵されたキーのキーコードデータが記憶
されているチヤンネルについて、その記憶データ
に基づいて発生されている音が消えかかつている
とき、当該チヤンネルの記憶データを新たに到来
したキーコードデータと置き換えることを内容と
する。以下この制御モードをトランケート制御モ
ードという。 第三の制御モードはすでに離鍵されてデイケイ
過程に入つている音についてのキーコードデータ
を記憶しているチヤンネルについて、このデイケ
イ波形部の振幅が所定値以下になつたとき当該チ
ヤンネルの記憶状態をリセツトすることを内容と
する。以下この制御モードをリセツト制御モード
という。 ニユーキーオン制御モードの制御信号を得るた
め、タイミングコントロール回路１３Ｆはニユー
キーオン制御モード用アンド回路２７１を有す
る。このアンド回路２７１は第１の入力条件信号
としてキーコード記憶回路１３Ｃの出力用オアゲ
ート２３９から送出されるビジー信号Ａ１をイン
バータ２７２を介して受け、第２の入力条件信号
として読込禁止回路２４７の読込禁止信号REG
をインバータ２７３を介して受け、第３の入力条
件信号としてキーコード検出回路２４４のキーコ
ード到来確認出力DEQを受ける。 かくしてニユーキーオン制御モード用アンド回
路２７１は、新らしいキーコード信号KCがサン
プルホールド回路１３Ｂにホールドされたとき
（オア回路２４５の出力が「１」となる）、読込禁
止回路２４７から読込禁止信号REGが送出され
ていないことを条件とし（すなわちキーコード記
憶回路１３Ｃの記憶コードデータの１回の循還動
作の間にキーコード比較回路２４０から一致が得
られなかつたことになる）、キーコード記憶回路
１３Ｃの出力ゲート２３９からビジー信号Ａ１が
発生しないタイミングで（空チヤンネルが記憶回
路本体２３７の最終ステージにシフトして来たこ
とになる）、「１」の出力を送出する。このニユー
キーオン制御モード用アンド回路２７１の「１」
出力はセツト信号出力用オアゲート２４７を通じ
てキーコード記憶回路１３Ｃの入力アンドゲート
２３５に開制御信号として与えられると共に、リ
セツト信号出力用オアゲート２７５を介し、さら
にインバータ２７６を介して帰還用アンドゲート
２３８に閉制御信号として与えられる。 かくして入力アンドゲート２３５が開きかつ帰
還用アンドゲート２３８が閉じた状態となり、従
つて記憶回路本体２３７の最終ステージに位置し
ているチヤンネルについてその内容を帰還用アン
ドゲート２３８で阻止しかつ一時記憶回路２３３
の記憶内容を一斉に記憶回路本体２３７の第１ス
テージに読込む。 しかるにこのようにして１度セツト信号出力用
ゲート２７４からセツト信号Ｓが送出されて記憶
回路本体２３７の第１ステージに新たなデータの
読込みがされると、読込終了信号回路２４９がセ
ツト動作をし、従つて記憶回路本体２３７へのデ
ータ読込みが終了したとき読込禁止信号REGが
発生されることによりニユーキーオン制御用アン
ド回路２７１の出力が「０」となり、これにより
キーコード記憶回路１３Ｃの入力用アンドゲート
２３５が閉じ、かつ帰環用アンドゲート２３８が
開いて次のチヤンネルの到来に備える。かくして
記憶回路本体２３７は新たに到来したキーコード
データを空チヤンネルに割当て記憶したことにな
る。 次にタイミングコントロール回路１３Ｆはトラ
ンケート制御モード時のタイミング信号を得るた
めトランケート制御モード用アンド回路２７７を
有する。このアンド回路２７７は第１の入力条件
信号としてトランケート回路１３Ｇから送出され
るトランケート信号MTCHを受け、第２の入力
条件信号として読込禁止回路２４７の読込禁止信
号REGをインバータ２７３を介して受け、第３
の入力条件信号としてキーコード検出回路２４４
のキーコード到来確認出力DEQを受ける。 ここでトランケート回路１３Ｇはキーコード記
憶回路１３Ｃの記憶容量（すなわちチヤンネル数
１６）以上の数のキーコード信号KCが到来した
とき、新らしく到来したキーコード信号KCをす
でに消えかけている音のキーコードデータを記憶
しているチヤンネルに入れ替え記憶させ、かくし
て新たに到来したキーコードデータを確実に記憶
できるようにする目的で設けられている。 トランケート回路１３Ｇは最小値記憶比較回路
２８０を有し、後述するエンベロープ発生器から
マスタクロツクφ₁，φ₂に同期して時分割で順次
到来する各チヤンネルについてのエンベロープ信
号ΣKAの値Ｅを順次比較し、より小さい値のエ
ンベロープ信号ΣKAを最小値Ｑとして記憶する
もので、新たに到来するエンベロープ信号ΣKA
の値Ｅが記憶最小値Ｑより小さいとき（すなわち
Ｅ＜Ｑのとき）、論理「１」の最小値検出信号Ｚ
を出力用アンドゲート２８１を介して送出する。 このアンドゲート２８１にはキー操作判別回路
１３Ｅにて発生されるキーオフ検出信号Ｄ１が開
制御信号として与えられ、かくして離鍵されたキ
ーのキーコードが割当てられたチヤンネルのデー
タがキーコード記憶回路１３Ｃの記憶回路本体２
３７から読出されたタイミングで、そのエンベロ
ーブ値Ｅが最小値Ｑより小さいとき最小値検出信
号Ｚを送出するようになされている。 この最小値検出信号Ｚは最小値記憶比較回路２
８０の取込指令端子FETCHに与えられ、このと
き回路２８０は現に到来しているエンベロープ信
号ΣKAの内容を最小値Ｑとして記憶更新し、か
くして第１〜第16チヤンネルに記憶されているキ
ーコードに対応する音のうちの最小エンベロープ
値を常に記憶するようになされている。 「１」の最小値検出信号Ｚは最小エンベロープ
値チヤンネル記憶回路２８２に記憶される。この
記憶回路２８２は上述した記憶回路本体２３７の
シフトレジスタRG１〜RG７と同様に、マスタ
クロツクφ₁，φ₂によつて読込み、読出し動作す
る16ステージのシフトレジスタをもつて構成さ
れ、最終ステージの「１」出力を出力用アンドゲ
ート２８３を介してトランケート信号MTCHと
して送出する。 この出力用アンドゲート２８３には開制御信号
として第１〜第15ステージの出力を受けるノアゲ
ート２８４の出力が与えられ、かくして第１〜第
15ステージの内容が「０」（すなわち第１〜第15
ステージに記憶されているチヤンネルのキーコー
ドに対応する音のエンベロープは最小値ではない
ことを意味する）のとき、換言すれば第16ステー
ジの記憶のみが「１」のときトランケート信号
MTCHを出力用アンドゲート２８３を通じてト
ランケート制御モード用アンド回路２７７に対し
て与える。 従つてトランケート制御モード用アンド回路２
７７は、新しいキーコードデータがサンプルホー
ルド回路１３Ｂにホールドされたとき、読込禁止
回路２４７から読込禁止信号REGが送出されて
いないことを条件として、トランケート信号
MTCHが到来したタイミングで「１」の出力を
送出し、これをセツト用オアゲート２７４を介し
てキーコード記憶回路１３Ｃの入力用アンドゲー
ト２３５に与えてこれを開き、かつリセツト用オ
アゲート２７５を介し、さらにインバータ２７６
を介して帰還用アンドゲート２３８に与えてこれ
を閉じる。 そこで、トランケート信号MTCHが発生され
たチヤンネルの内容（現在第16ステージに記憶さ
れている）が、次のマスタクロツクφ₁，φ₂によ
つて今まで記憶されていたエンベロープ最小のキ
ーコードデータから、一時記憶回路２３３に記憶
されている新たなキーコードデータに置き換えら
れ、第１ステージに記憶される。 最小値記憶比較回路２８０の出力条件として用
いられるキーオフ検出信号Ｄ１は、キー操作判別
回路１３Ｅにおいて発生される。 キー操作判別回路１３Ｅは、第１及び第２キー
スイツチキーオン記憶回路２９１及び２９２と、
キーオフ記憶回路２９３とを有する。これらの記
憶回路２９１，２９２及び２９３は上述の記憶回
路本体２３７と同様に、マスタクロツクφ₁，φ₂
によつてシフト動作をする16ステージのシフトレ
ジスタで構成され、各チヤンネルの記憶内容が帰
還用アンドゲート２９４，２９５，２９６を介し
て巡還し、かくしてダイナミツクに記憶を保持す
るようになされている。 第１キースイツチキーオン記憶回路２９１はサ
ンプルホールド回路１３Ｂに到来したキーコード
データが割当てられたチヤンネルの記憶を、押鍵
操作されている間保持する目的で設けられてい
る。 しかるに押鍵操作された場合のキーコード記憶
回路１３Ｃの応動動作としては、新たなキーコー
ドデータの内容と一致する内容をすでに記憶して
いるチヤンネルがある第１の場合と、このような
チヤンネルがない第２の場合とがあり、第１の場
合当該一致内容をもつチヤンネルの記憶内容の更
新はせず、これに対して第２の場合は空チヤンネ
ルに新たなデータを記憶する（又は満杯の場合は
トランケート制御モードにより最小エンベロープ
のチヤンネルのデータと入れ換える）。 いずれの場合にしろキーの操作はされているの
であるからこれに対応するチヤンネルに押圧操作
中であることを表わす「１」信号を記憶しなけれ
ばならない。 このため第１キースイツチキーオン記憶回路２
９１は、 タイミングコントロール回路１３Ｆのキーコード
記憶回路１３Ｃへのデータのチヤンネル割当て動
作に同期してキーオンデータを当該チヤンネル位
置に記憶する。 すなわち、記憶回路２９１は第一にタイミング
コントロール回路１３Ｆのセツト信号出力用オア
ゲート２７４のセツト信号Ｓを入力オアゲート２
９７を介して受ける。かくして新しく到来したデ
ータを空チヤンネルに記憶させる場合そのチヤン
ネル、又はトランケートモード時に新データを旧
データと入れ換えた場合そのチヤンネルに論理
「１」信号が記憶される。 また記憶回路２９１は、第二にタイミングコン
トロール回路１３Ｆの第１キースイツチオン記憶
用アンド回路２９８の出力を入力オアゲート２９
７を介して受ける。しかるにこのアンド回路２９
８はキーコード検出回路２４４のオアゲート２４
５の出力DEQと、一致チヤンネル記憶回路２４
１の一致記憶出力EQとを受け、新キーコードデ
ータと一致する記憶内容をもつチヤンネルが記憶
回路本体２３７の第１ステージに帰還されたとき
これと同期して記憶回路２９１に論理「１」信号
を読込み記憶させる。 ここで第１キースイツチキーオン記憶回路２９
１の帰還用アンドゲート２９４にはタイミングコ
ントロール回路１３Ｆのクリア用アンド回路２９
９の出力がインバータ３００を介して与えられ
る。このクリア用アンド回路２９９にはキーオフ
検出タイミング信号Ｘが与えられ、これにより信
号Ｘが「１」となつたとき記憶回路２９１のすべ
てのチヤンネルの記憶をクリアさせるようになさ
れている。 かくして記憶回路２９１は信号Ｘが到来するご
とに第１〜第16チヤンネルに割当てられたキーコ
ードのキーが未だに押鍵操作されているか否かを
間欠的にチエツクすることになる。 第２キースイツチキーオン記憶回路２９２は、
キーコード記憶回路１３Ｃの第１〜第16チヤンネ
ルにキーコードデータが記憶された場合に、この
キーコードに対応するキーの第２のキースイツチ
Ｋ２（第３図）のオン動作状態を記憶する。しか
るに記憶回路２９２の第１〜第16チヤンネルの記
憶内容は、マスタクロツクφ₁，φ₂の16周期で一
巡されるが、このとき出力端から読出されたデー
タを第２キースイツチオン動作信号TK２として
出力端子WTK２から送出する。 記憶回路２９２への記憶信号の入力はタイミン
グコントロール回路１３Ｆの第２キースイツチキ
ーオン記憶用アンド回路３０１の出力を入力オア
ゲート３０２を介して入力することにより行う。
このアンド回路３０１はキーコーダ１２から到来
する第２キースイツチ動作検出信号KA２と、一
致チヤンネル記憶回路２４１の出力EQを入力条
件として、サンプルホールド回路１３Ｂに到来し
たキーコードデータと、キーコード記憶回路本体
２３７のチヤンネルのいずれかについてその記憶
データとが一致したとき、第２キースイツチ動作
検出信号KA２の到来時に「１」出力を送出す
る。 従つて記憶回路２９２は、キーコード記憶回路
１３Ｃの第１〜第16チヤンネルのうち到来データ
と同じデータを記憶しているチヤンネルが記憶回
路本体２３７の第１ステージ目に帰還された時、
そのタイミングで「１」信号を記憶し、かくして
第２のキースイツチＫ２がオン動作した後オフ動
作するまでの間この操作キーについての「１」信
号をダイナミツクに記憶する。なお記憶回路２９
２の帰還用アンドゲート２９５にはタイミングコ
ントロール回路１３Ｆのリセツト信号が与えら
れる。 しかるに前述したように、サンプルホールド回
路１３Ｂに到来したキーコードデータは、第１の
キースイツチＫ１の動作によつて形成されるのに
対して、検出信号KA２は第２のキースイツチＫ
２の動作によつて形成される。従つてキーコード
記憶回路１３Ｃに新たなキーコードデータが記憶
されることにより、この記憶チヤンネルに関して
出力端子WTK１に「１」出力が送出されたこと
は第１のキースイツチＫ１がオン動作した時点を
表わしているのに対して、記憶回路２９２の出力
端子WTK２に「１」出力が送出されたことは第
２のキースイツチＫ２がオン動作した時点を表わ
している。そこで、出力端子WTK１に信号TK
１が送出された時点から、出力端子WTK２に信
号TK２が送出された時点間の時間は、対応する
キーの押鍵動作についてその押し下げ速度に相当
する大きさになる。かくしてキーの操作速度に関
するデータを信号TK１，TK２の型でチヤンネ
ルプロセツサ１３から送出できることになる。 キーオフ記憶回路２９３はキーコード記憶回路
１３Ｃの各チヤンネルに記憶されているキーコー
ドに対応するキーが離されて該キーコードと同一
のキーコードがキーコーダ１２から出力されなく
なつたとき（すなわちキーオフの状態となつたと
き）そのチヤンネルを記憶する。 キーオフ記憶回路２９３は上述の第１キースイ
ツチ記憶回路２９１の出力に基づいてタイミング
コントロール回路１３Ｆにおいて形成されるコン
トロール信号によつて記憶動作する。すなわちタ
イミングコントロール回路１３Ｆはキーオフ記憶
制御用アンド回路３０５を有し、その第１の入力
信号として第１キースイツチキーオン記憶回路２
９１の出力TA１をインバータ３０６を介して受
け、第２の入力信号としてキーコード記憶回路１
３Ｃのビジー信号Ａ１を受け、第３の入力信号と
して前述したキーコーダ１２のステツプコントロ
ール回路１２Ｅのキーオフ検出タイミング信号Ｘ
を受ける。 従つてキーオフ記憶制御用アンド回路３０５は
キーオフ検出タイミング信号Ｘが到来している場
合に、第１キースイツチオン記憶回路２９１に
「１」信号が記憶されていないチヤンネルが入力
端へ帰還された時（このとき記憶出力TA１は
「０」となる）、ビジー信号Ａ１が到来しているこ
とを条件として「１」信号を送出し、これをキー
オフ記憶回路２９３にその入力オアゲート３０８
を介して記憶させる。 このようにしてキーオフ記憶回路２９３はタイ
ミング信号Ｘが到来するごとに、記憶回路本体２
３７の空チヤンネルではないチヤンネルについて
当該キーコードに対応するキーが離鍵されている
か否かをチエツク記憶することになる。 なおキーオフ記憶回路２９３の記憶はタイミン
グコントロール回路１３Ｆからリセツト信号Ｒが
送出されるごとに、これがインバータ２７６を介
して帰還用アンドゲート２９６に与えられること
によりクリアされる。 キーコード記憶回路１３Ｃの各チヤンネルの記
憶は、その内容であるキーコードの音について離
鍵操作後デイケイ波形部が減衰し切つたときタイ
ミングコントロール回路１３Ｆのクリア用アンド
回路３０９の出力によつてクリアされる。 クリア用アンド回路３０９にはその第１の条件
信号として楽音信号形成部７Ａ及び７Ｂにおいて
発生されるデイケイ終了信号２DFが与えられ、
また第２の条件信号としてキーオフ記憶回路２９
３のキーオフ検出信号Ｄ１が与えられ、その論理
「１」出力がリセツト用ゲート２７５を介し、さ
らにインバータ２７６を介してキーコード記憶回
路１３Ｃの帰還用アンドゲート２３８を閉じる。 しかるにデイケイ終了信号２DFはキーコード
記憶回路１３Ｃの第16ステージ目に現に存在する
チヤンネルに記憶されているキーコードの音につ
いてデイケイの終了を検出しているから、このチ
ヤンネルについてのデータの帰還ができなくな
り、結局そのチヤンネルについてクリアされるこ
とになる。かくしてこのチヤンネルはいわゆる空
チヤンネルとして次のデータの割当てを待つ状態
となる。 以上のようにして、チヤンネルプロセツサ１３
はキーコーダ１２から順次送られて来る複数のキ
ーコードデータを、同時発音の必要に応じて第１
〜第16チヤンネルのいずれかに割当て記憶すると
共に、各チヤンネルの内容（すなわち同時発音す
べき複数の音のキーコード）を時分割方式で多重
化された情報信号として出力端子WN１〜WB３
から出力する。 しかるにこの出力情報信号の内容は第２図に示
すように、キーコードに関するキー情報IFKであ
る。その第１情報はキーコード情報KCで、キー
コード記憶回路１３Ｃの記憶回路本体２３７から
得られるノートコードNOTE及びブロツクコー
ドOCTでなる。また第２情報はキースイツチ動
作情報で、キーコード記憶回路１３Ｃの出力オア
ゲート２３９から得られる第１キースイツチＫ１
についてのキーオン検出信号TK１と、第２キー
スイツチキーオン記憶回路２９２から得られる第
２キースイツチＫ２についてのキーオン検出信号
TK２とでなる。第３情報はキーオフの状態を表
わすキーオフ情報で、キーオフ記憶回路２９３か
ら得られるキーオフ検出信号TDOでなる。 これらのキー情報は第１図に示す如く、第１及
び第２系列パラメータ発生回路５Ａ及び５Ｂにパ
ラメータ発生信号として送出されると共に、キー
の押鍵操作に関する情報、いわゆるタツチ情報
IFTを形成させるために、イニシアルコントロー
ル回路１４及びアフタータツチコントロール回路
１５に与えられる（第２図）。 (1‐4) イニシアルコントロール回路 イニシアルコントロール回路１４は押鍵操作の
際に降下しつつある押し下げ速度を判定して、冒
頭で述べた(2)式における振幅に関する変数T_oi
（ｔ）及びT_oa（ｔ）の制御定数を発生させるため
の条件信号を発生する目的で設けられ、測時論理
回路１４Ａと、変換回路１４Ｂとを有する（第２
図）。 測時論理回路１４Ａはキーが押鍵操作されたと
き、第１キースイツチＫ１がオンンしてから第２
キースイツチＫ２がオンするまでの間の時間を、
チヤンネルプロセツサ１３に記憶されている同時
発生音ごとのチヤンネルに対応させて計時し記憶
するもので、第８図に示すように、測時用クロツ
ク発振器３１１と、加算器３１２と、動作時間演
算記憶回路３１３とを具える。 動作時間演算記憶回路３１３は16ステージのシ
フトレジスタを６列分具えた６ビツト16ステージ
のシフトレジスタ構成を有し、マスタクロツク
φ₁，φ₂によつて全ビツトのシフトレジスタが一
斉にシフト動作するようになされている。ここで
シフトレジスタのステージ数を16ステージとした
のは前述のチヤンネルプロセツサ１３の第１〜第
16チヤンネルに対応して決められ、かくしてチヤ
ンネルプロセツサ１３が第１〜第16チヤンネルの
キー情報IFKを送出するごとにこれと同期して対
応するチヤンネルのキーに関する押鍵速度を演算
記憶できるようになされている。 すなわち動作時間演算記憶回路３１３の入力側
には６ビツトの加算器３１２が設けられ、その各
ビツトの出力が入力アンドゲート３１４をそれぞ
れ通じて記憶回路３１３の各ビツトレジスタに与
えられる。加算器３１２は半加算器を各ビツトの
加算要素として具え、測時間用クロツク発振器３
１１から与えられる「１」加算入力１ADと、記
憶回路３１３の第16ステージの出力とを加算して
記憶回路３１３の第１ステージに読込ませるよう
になされている。 しかるに「１」加算入力１ADの通路には入力
アンドゲート３１５が設けられ、その開閉動作を
演算開始用アンド回路３１６の出力によつて制御
する。すなわちアンド回路３１６はチヤンネルプ
ロセツサ１３から時分割多重信号の形式で到来す
る第１〜第16チヤンネルについての第１キースイ
ツチキーオン検出信号TK１を第１の条件信号と
して受け、また第２の条件信号として同様の第２
キースイツチキーオン検出信号TK２をインバー
タ３１７を介して受ける。従つて演算開始用アン
ド回路３１６は各チヤンネルの情報ごとに、第１
のキースイツチＫ１がオン動作してキーオン検出
信号TK１が「１」となつた時（この時第２のキ
ースイツチＫ２は未だオン動作していないのでキ
ーオン検出信号TK２は「０」である）、論理
「１」の出力を開制御信号としてアンドゲート３
１５に与え、その後第２のキースイツチＫ２がオ
ン動作してキーオン検出信号TK２が「１」とな
つた時までの間アンドゲート３１５を開制御す
る。 従つて測時間クロツク発振器３１１の「１」加
算信号１ADが加算器３１２に与えられる。 一方このとき加算器３１２及び動作時間演算記
憶回路３１３間に設けられたアンドゲート３１４
にはキーオン検出信号TK１が開制御信号として
与えられ、従つて加算器３１２は第１〜第16チヤ
ンネルのキー情報がチヤンネルプロセツサ１３か
ら転送されて来るごとにこれと同期して記憶回路
３１３の記憶内容に「１」を加算して再度記憶回
路３１３に記憶させる動作を繰返す。この結果記
憶回路３１３には第１キースイツチＫ１がオン動
作してから第２キースイツチＫ２がオン動作する
までの時間が、記憶回路３１３における第１〜第
16チヤンネルの循環動作サイクルの回数として演
算記憶されることになる。 その演算結果（キーオン信号TK２が到来した
ときの結果が測定結果となる）は記憶回路３１３
の各ビツトレジスタの第16ステージ目から２進化
コード信号INDとして出力端子Ｕ１〜Ｕ３２に
送出される。 ところで、第２キースイツチＫ２がオン動作を
すれば、キーオン検出信号TK２が「０」から
「１」に変わることによりアンドゲート３１６が
閉じ、従つて「１」加算信号１ADは加算器３１
２に与えられなくなる。そこで加算器３１２は記
憶回路３１３からの到来データに何の加算をせず
にそのまま出力端子に送出し、かくして記憶回路
３１３のデータは加算器３１２を介し、さらにア
ンドゲート３１４を介してダイナミツクに記憶さ
れ、この記憶データが出力端Ｕ１〜Ｕ３２に引続
き送出されることになる。 かかる動作はその後離鍵操作がされて順次キー
オン検出信号TK２，TK１が「１」から「０」
へ復帰するまで続き、信号TK１が「０」になつ
たときゲート３１４がじることにより記憶回路３
１３のすべてのビツトの記憶が「０」となり、従
つて出力端Ｕ１〜Ｕ３２の出力が「０」となるこ
とにより終ることになる。 なおこの実施例の場合記憶回路３１３の出力が
ナンド回路３１８に与えられ、かくして記憶回路
３１３のすべてのビツトの内容が「１」となつた
とき「０」出力を得、これをアンドゲート３１６
に閉信号として与えるようになされ、かくして記
憶回路３１３が、測時可能な範囲を越えてゆつく
りとキー操作がされた場合、最大測時出力となつ
たとき以後これを保持せしめるようになされてい
る。 かくして動作時間演算記憶回路３１３から送出
された測時出力はコード変換回路（ROM）１４
Ｂに与えられ、これにより後段で処理し易いコー
ド信号に翻訳してイニシアルタツチデータITDと
して送出される。 (1-5) アフタタツチコントロール回路 アフタタツチコントロール回路１５は押鍵操作
の際に押下げ強さを判定して、冒頭に述べた(2)式
における振幅に関する変数Tni（ｔ）及びT_oa（ｔ）
の制御定数を発生させるための条件信号を発生す
る目的で設けられ、マルチプレクサ１５Ａと、そ
の出力を受けるＡ／Ｄ変換器１５Ｂとでなる（第
２図）。 マルチプレクサ１５Ａは第９図に示すように、
チヤンネルプロセツサ１３のキーコードKC（ノー
トコードNOTE及びブロツクコードOCTでなる
を受け、これをすべてのキーに対応して設けられ
た88本の出力線のうち対応するものへの線出力ｇ
１〜ｇ８８（その出力線の論理レベルが「１」に
変化することを内容とする）に変換するデコーダ
３２１を有し、その線出力ｇ１〜ｇ８８をキー操
作検出回路１１において各キーに対応してそれぞ
れ設けられた押下圧力検出器DT１〜DT８８
（第９図）の出力dt１〜dt８８を受けるゲートＧ
１〜Ｇ８８に開制御信号として与えるようになさ
れている。 しかるにキーコードKCは前述のように16チヤ
ンネル分のデータを時分割多重化した内容をもつ
ので、デコーダ３２１はキーコードKCの各チヤ
ンネルデータが到来するごとに、ゲートＧ１〜Ｇ
８８のうち対応するキーのゲートを順次切換えな
がら開制御し、かくして各チヤンネルの到来ごと
に対応するキーの押下圧力検出出力dt１〜dt８８
が順次サンプリングされて出力端子VDTに送出
されることになる。 この出力信号はアナログ値であるが、これが次
段のＡ／Ｄ変換器１５Ｂでデジタル信号に変換さ
れた後、アフタタツチデータATDとして送出さ
れる。 このようにしてアフタタツチコントロール回路
１５にて形成されたアフタタツチコントロールデ
ータATDは、上述のイニシアルコントロール回
路１４にて形成されたイニシアルコントロールデ
ータITDと共に鍵盤情報発生部１のタツチ情報出
力IFTとして送出される。 〔２〕 第１及び第２系列パラメータ発生回路 第１及び第２系列パラメータ発生回路５Ａ及び
５Ｂは、(3)式の演算をする際に必要とされる定数
信号を、鍵盤情報発生部１において時分割多重方
式で発生される第１〜第16チヤンネルのキーコー
ドKCが到来するごとに順次発生するもので、第
１０図に示すようにキーコードKC及び音色選択
スイツチ６の音色選択信号VSSの双方により制
御されるROM構成の第１の定数発生回路３２５
及び３２６と、音色選択スイツチ６の音色選択信
号VSSのみにより制御されるROM構成の第２の
定数発生回路３２７及び３２８とでなる。 第１系列（又は第２系列）パラメータ発生回路
５Ａ（又は５Ｂ）の第１定数発生回路３２５又は
３２６は先ず第１系列（又は第２系列）の総合音
量を決める総音量定数K₁又はK₂を発生する。 第二に(3)式の音色の時間的変化を決める音色変
数I₁（ｔ）（又はI₂（ｔ））を算出するために必要な
定数、すなわち音の出始めの音色を決める初期音
色定数IL₁（又はIL₂）と、音色の時間的変化を決
める音色変化定数DR_I1（又はDR_I2）と、デイケイ
の終了レベルを決める音色変化停止レベル定数
SL_I1（又はSL_I2）とを発生する。 第三に(3)式のエンベロープを決めるための振幅
レベルないしエンベロープ変数A₁（ｔ）又はA₂
（ｔ）を算出するために必要な定数、すなわちア
タツク速度を決めるアタツク速度定数AR_A1又は
AR_A2と、第１デイケイ速度を決める第１デイケ
イ速度定数1DR_A1又は1DR_A2と、第２デイケイ速
度を決める第２デイケイ速度定数2DR_A1又は
2DR_A2と、離鍵後の減衰速度を決める減衰速度定
数DR_A1又はDR_A2と、第１デイケイ速度から第２
デイケイ速度へ移るレベルを決めるデイケイ遷移
レベル定数1DL_A1又は1DL_A2とを発生する。 また第１系列（又は第２系列）パラメータ発生
回路５Ａ又は５Ｂの第２定数発生回路３２７又は
３２８は先ず発生音の周波数を決める音高定数
B₁又はB₂を発生し、第二に部分音（調和音及び
非調和音を含む）成分の構成を決める部分音定数
D₁又はD₂を発生する。 第三に、キータツチ操作に応じて音量を決める
音量選択用定数T_1a（ｔ）又はT_2a（ｔ）を算出す
るために必要な定数、すなわちイニシアルタツチ
に応動するイニシアル定数βi（又はδi）と、アフ
タタツチに応動するアフタ定数βa（又はδa）とを
発生する。 第四に、キータツチ操作に応じて音色を決める
音色選択用定数Ｔ／ｉ（ｔ）又はT_2i（ｔ）を算出
するために必要な定数、すなわちイニシアルタツ
チに応動するイニシアル定数α_i又はγiと、アフタ
タツチに応動するアフタ定数α_a又はγ_aとを発生す
る。 〔３〕 音色選択スイツチ回路 音色選択スイツチ回路６は発生楽音に付与すべ
き音色についての音色選択信号VSSを発生し、
これを第１及び第２系列パラメータ発生回路５Ａ
及び５Ｂに与えるべく、第１１図に示す構成のも
のを適用し得る。 すなわち、選択し得る音色すなわちピアノ、ハ
ープシコード、ビブラフオン……シロホンに対応
して、常閉接点ｂ及び常開接点ａとこれに対する
可動接点ｃとでなる音色選択スイツチCH１，
CH２，CH３……CHnが設けられている。しか
るにこれらのスイツチCH１，CH２，CH３…
CH_oの可動接点ｃ及び常閉接点ｂが直列に接続さ
れ、そのスイツチCH_o側端が論理「１」レベルの
電源に接続され、各スイツチの常開接点ａから各
音色の選択出力VSS１，VSS２，VSS３……
VSS_oを送出するようになされている。 かくしてスイツチCH１，CH２，CH３……
CH_oの選択出力VSS１，VSS２，VSS……VSS_o
はその逆の順序の優先順位を有し、同時に複数の
スイツチの選択操作がされたときにも、最も優先
順位の高い１つの音色選択出力のみを送出するよ
うになされている。 〔４〕 第１及び第２系列楽音信号形成部 第１及び第２系列楽音信号形成部７Ａ及び７Ｂ
はそれぞれ(3)式の第１項及び第２項の式の演算
を、鍵盤情報発生部１のキー情報IFK及びタツチ
情報IFTと、第１及び第２系列パラメータ発生回
路５Ａ及び５Ｂの定数出力と、ダンパペダル９の
出力とに基づいて実行する（第１図）。 第１及び第２系列楽音信号形成部７Ａ及び７Ｂ
は全く同じ構成を有する。従つてこの明細書では
第１系列楽音信号形成部７Ａについてその詳細構
成を述べる。 第１系列楽音信号形成部７Ａは第１２図Ａ及び
Ｂに示すように、(3)式の振幅項部分の演算を実行
する振幅項演算回路３３１と、(3)式の搬送波項部
分の演算を実行する搬送波項演算回路３３２と、
(3)式の変調波項部分の演算を実行する変調波項演
算回路３３３とを有する。 (4‐1) 搬送波項演算回路 搬送波項演算回路３３２は、チヤンネルプロセ
ツサ１３のキーコード記憶回路１３Ｃから到来す
るキーコードKCのうちノートコードNOTEを
ROM構成の周波数変換器３３４にて受けてこれ
を基準音名音（基準オクターブの音名音）の周波
数に相当する２進数に変換する。この変換出力は
加算器３３５を通じてシフタ３３６に与えられ
る。このシフタ３３６は変換器３３４から到来し
た基準音名音に相当する値を、キーコードKCに
含まれるブロツクコードOCTに割当てられたオ
クターブ番号に相当する量だけ上方又は下方にシ
フトさせ、かくして出力端に押鍵操作されたキー
の音高周波数に比例した２進数値でなる周波数出
力FSを送出する。 一方加算器３３５には、ブロツクコードOCT
を受ける調律曲線模擬用定数発生回路３３７の出
力が与えられる。この定数発生回路３３７は同じ
音名音であつても高いオクターブのものは低いオ
クターブのものより少し高い周波数に調律する必
要性があるところからこれを満足させるために設
けられ、到来したブロツクコードOCTに割当て
られたオクターブ番号に相当する調律用出力を２
進数値として送出し、これを加算器３３５におい
て変換器３３４の周波数出力と加算することによ
り、調律の効果を得る。 シフタ３３６の出力はアキユムレータ３３８に
与えられる。このアキユムレータ３３８はシフタ
３３６の出力をマスタクロツクφ₁，φ₂が与えら
れるごとに繰返し加算し、加算内容にオーバーフ
ローが生じたとき出力パルスを送出するようにな
されている。しかるにシフタ３３６の出力は上述
のように、操作されたキーの音高周波数に比例し
た大きさであるから、アキユムレータ３３８の加
算内容の上昇率は音高周波数が高いほど大きくな
り、結局アキユムレータ３３８の出力端に音高周
波数に比例した周波数の出力ωtが送出されるこ
とになる。 かくしてアキムレータ３３８にて送出される周
波数出力ωtは乗算回路３３９（第１２図Ｂ）に
与えられ、ここで第１系列パラメータ発生回路５
Ａの第２定数発生回路３２７から到来する音高定
数B₁と乗算され、この乗算回路３３９の出力Ｂ
１・ωtが(3)式の搬送波項部分の演算出力として
送出される。 しかるにこの演算出力Ｂ１・ωtは押鍵操作さ
れたキーの音高周波数をもつことになる。 (4‐2) 変調波項演算回路 変調波頂演算回路３３３は(3)式の変調波項を得
べくROM構成のsin関数発生回路３４１を有し、
上述の搬送波項演算回路３３２の周波数出力ωt
を乗算回路３４２において第１系列パラメータ発
生回路５Ａの第２定数発生回路３２７から到来す
る部分音定数D₁と乗算してsin関数発生回路３４
１に入力し、かくして出力端に変調波周波数
D1・ωtを有する正弦波出力sin D₁・ωtを送出し、
この正弦波出力sin D₁・ωtを乗算回路３４３に
与えて定数T_1i（ｔ）・I₁（ｔ）・sinD₁・ωtを変調波
項演算回路３３３の演算出力として送出する。 ここで、乗算回路３４３に入力される定数T_1i
（ｔ）・I₁（ｔ）は第１３図に示すように音色関数
発生回路３４４の出力に基づいて形成される。 この音色関数発生回路３４４は本発明にかかる
関数波形発生装置の一つであつては基本的な音色
の時間変化を決める音色波形を発生させるもの
で、この実施例の場合は第１４図に示すように基
本音色波形の出力を発生する。すなわち、波形出
力VWは第２キースイツチ動作検出信号TK２の
到来時（時点t₁₁）に最大値MAXとなり、その後
直線的に又は曲線的に（例えば指数関数的に）降
下し、レベルSL_Iになつたとき以後その値を保つ
ようなされている。これに加えて波形出力VWは
降下部分W₁₁の途中の時点t₁₂で離鍵されたときは
以後その時の値を保つようになされる。なおかか
る波形出力VWにおいて降下期間をＭ１１と、一
定期間をＭ１２とする。 かかる波形は第１３図の構成によつて形成され
る。 すなわち音色関数発生回路３４４は直線降下波
形を形成するための直線演算回路３４５と、曲線
降下波形を形成するための曲線演算回路３４６と
を有し、直線演算回路３４５は減算動作を基本動
作とし、曲線演算回路３４６は加算動作を基本動
作としている。 直線演算回路３４５はチヤンネルプロセツサ１
３から到来するキーコードKCの16個のチヤンネ
ルに対応して16ステージのシフトレジスタを６ビ
ツト分並列に設けてなる記憶回路３４７を有し、
この６個のシフトレジタの各ステージをマスタク
ロツクφ₁，φ₂によつて読込み、読出し動作させ
ることにより、キーコードKCの第１〜第16チヤ
ンネルのシフト動作に同期して記憶回路３４７の
内容をシフトさせ、第16ステージ目の出力を出力
端子Ｙ１〜Ｙ３２に音色基準信号VOCとして送
出する。 しかるに記憶回路３４７にはその全てのビツト
に対して入力オアゲート３４８が設けられ、これ
を通じて論理「１」のセツト信号XXを全てのビ
ツトに与えることにより、記憶回路３４７の第１
ステージ目に存在するチヤンネルに全てのビツト
に「１」のデータを読込ませる。この全ビツトに
「１」信号を記憶したチヤンネルが第16ステージ
から読出されたとき、これが第１４図の時点t₁₁
における音色基準信号VOCの最大値MAXとして
端子Ｙ１〜Ｙ３２に送出される。 セツト信号XXはセツト信号形成回路３４９に
おいて、チヤンネルプロセツサ１３から到来する
第２キースイツチキーオン検出信号TK２に基づ
いて形成される。すなわち検出信号TK２が２入
力アンド回路３５０に一方の条件信号として与え
られると共に、後述する減算信号制御回路３５１
の減算信号Ｍ１／Ｍ２がインバータ３５２を介し
て他方の条件信号として与えられる。ここで減算
信号Ｍ１／Ｍ２は後述のように、波形出力VWが
降下区間Ｍ１１（第１４図）にあるとき論理
「１」となるのに対してそれ以下の区間Ｍ１２
（すなわ波形出力VWが一定の区間）にあるとき
論理「０」となる。そこで第２キースイツチキー
オン検出信号TK２が到来する以前において減算
信Ｍ１／Ｍ２は「０」であるのでアンド回路３５
０に検出信号TK２が「１」となつたチヤンネル
が到来すればアンド回路３５０の出力が「１」と
なり、これがセツト信号XX，YYとして送出さ
れる。 従つて上述のように記憶回路３４７のすべての
ビツトに対して「１」信号がセツトされるが、か
くして一度アンド回路３５０から「１」出力が送
出されると後述のように減算信号Ｍ１／Ｍ２が
「１」となることによりアンド回路３５０から
「１」出力を送出し得なくなる。 記憶回路３４７の入力側には演算手段である６
段の全加算器構成の加算回路３５３が設けられ、
加算回路３５３の各段の第１の加算入力として記
憶回路３４７の各ビツト出力が与えられると共
に、加算回路３５３の各段の第２の加算入力とし
て制御された周期の「１」入力ADD₁がアンドゲ
ート３５４から全段一斉に与えられ、かくして加
算回路３５３において記憶回路３４７の各チヤン
ネルの内容から値「１」を減算する。この減算出
力はオアゲート３４８を介して記憶回路３４７の
第１ステージ目に読込まれる。 ここで、アンドゲート３５４から与えられる
「１」入力ADD₁の立上り幅は、記憶回路３４７
のシフトに用いられているマスタクロツクφ₁，
φ₂の16周期の長さに予め選定されており、従つ
て第１〜第16チヤンネルのどのチヤンネルが加算
回路３５３に読出されても限らず一様に減算動作
ができるようになされている。 このようにして記憶回路３４７の演算内容は、
その第16ステージ目から読出されるごとにアンド
ゲート３４５から「１」入力ADD₁が到来してい
ることを条件として「１」だけ、減算され、逆に
到来していなければ何ら減算されずにそのまま、
記憶回路３４７に読込まれる。従つて記憶回路３
４７の内容の減算速度は、アンドゲート３５４か
ら与えられる「１」入力ADD₁の到来の頻度、換
言すればその周期によつて決めることになる。 アンドゲート３５４の出力は矩形波発振器３５
５において発生され、その繰返し周期がプログラ
マブルデバイダ３５６において変更制御された
後、アンドゲート３５４を通じて送出される。 しかるにプログラマブルデバイダ３５６には第
１系列パラメータ発生回路５Ａの第１定数発生回
路３２５において発生された音色変化定数DR_I1
が与えられ、その値に相当する大きさに発振器３
５５の出力の周期を変更する。しかるにこの音色
変化定数DR_I1は音色選択スイツチ６によつて選
択された音色およびキーコードKCが示すキーに
応じて選定されるのであるから、結局直線演算回
路３４５の減算速度、従つて基準音色波形VWの
降下傾斜が選択された音色および操作されたキー
の位置に応じて決まることになる。すなわち、矩
形波発振器３５５、およびプログラマブルデイバ
イダ３５６は定数発生回路３２５の出力に基づい
て加算回路３５３の演算タイミングを制御する演
算制御手段を構成し、また別の見方によれば定数
発生回路３２５、矩形波発振器３５５、プログラ
マブルデイバイダ３５６はキーコード情報Kcに
したがつて動作する１つの演算制御手段を構成す
る。 一方アンドゲート３５４にはその開制御信号と
して減算信号制御回路３５１の出力Ｍ１／Ｍ２が
与えられる。この減算信号制御回路３５１は上述
の記憶回路３４７に用いたと同様の16ステージの
シフトレジスタ３５８を有し、上述のセツト信号
形成回路３４９から入力オアゲート３５９を通じ
て論理「１」の減算チヤンネル指定用のセツト信
号YYが到来したときこれを、現に第１ステージ
目に存在するチヤンネルに記憶させる。しかるに
この「１」信号を記憶しているチヤンネルが第16
ステージ目に来たときこれを減算指令信号Ｍ１／
Ｍ２としてアンドゲート３５４に与え、従つてデ
バイダ３５６の出力が発生している時間（マスタ
クロツクの16周期分の期間）のうち当該「１」信
号がレジスタ３５８から読出されたチヤンネルの
区間（マスタクロツク１周期分の区間）の間だけ
アンドゲート３５４を開き、このとき記憶回路３
４７の第16ステージ目に読出されているチヤンネ
ルの内容から「１」を減算させるようになされて
いる。このアンドゲート３５４も関数波形値を時
分割演算する演算手段に対する演算制御手段とし
て機能する。 減算信号制御回路３５１のシフトレジスタ３５
８の「１」信号の記憶は帰還用アンドゲート３６
０を通じ、さらにオアゲート３５９を通じて循還
される。 従つてこの一巡動作ごとに減算指令信号Ｍ１／
Ｍ２が発生され、当該「１」信号を記憶していた
チヤンネルのデータの減算動作が繰返され、これ
により直線演算回路３４５の出力端に当該チヤン
ネル（すなわち押鍵操作されているキーの音が割
当てられたチヤンネル）から直線的に降下する波
形出力VOCを得ることができる。 減算信号制御回路３５１の「１」信号の記憶の
クリアは帰還用アンドゲート３６０を閉じること
により行われ、次の２つの場合がある。 その第１は音色基準波形VW（第１４図）にお
いて下降波形部W₁₁が予定のレベルSL_Iにまで下
降した場合で、そのため直線演算回路３４５の出
力が比較回路３６１に一方の比較入力Ｂとして与
えられる。これに対して比較回路３６１には他方
の比較入力Ａとして第１系列パラメータ発生回路
５Ａの第１定数発生回路３２５から音色変化停止
レベル定数SL_I1が与えられ、Ａ＞Ｂの条件を満足
したとき（換言すれば下降波形部W₁₁か選択され
た音色で決まるレベルSL_I1より低くなつたとき）
クリア信号TDFを送出する。このクリア信号
TDFは減算信号制御回路３５１の入力オアゲー
ト３６２を介し、さらにインバータ３６３を介し
てアンドゲート３６０に閉制御信号として与えら
れ、かくして現にレジスタ３５８の第１ステージ
目に存在するチヤンネルの内容を「０」にクリア
する。 そこで以後当該チヤンネルに関して減算信号Ｍ
１／Ｍ２が送出されなくなり、依つて「１」減算
入力用アンドゲート３５４が閉じることにより記
憶回路３４７の内容についての減算動作がされな
くなり、結局直線演算回路３４５の端子Ｙ１〜Ｙ
３２の出は一定値を維持することになる（第１４
図の一定波形部W₁₂に相当する）。 また第２のクリアの場合は、音色基準波形VW
（第１４図）において下降波形部W₁₁の途中の時
点t₁₂で離鍵操作がされた場合で、チヤンネルプ
ロセツサ１３のキーオフ記憶回路２９３から読出
されたキーオフ検出信号TDOがアンドゲート３
６４を介し、さらにオアゲート３６２及びインバ
ータ３６３を介してアンドゲート３６０に閉制御
信号として与えられ、かくして現にレジスタ３５
８の第１ステージ目に存在するチヤンネルの内容
を「０」にクリアする。 そこでこの場合も上述の場合と同様にして直線
演算回路３４５の端子Ｙ１〜Ｙ３２の出力は一定
値を維持することになる（第１４図の一定波形部
W₁₃に相当する）。すなわち、シフトレジスタ３
５８は関数波形の現在の形成区間（発生状態）を
表わすデータを記憶する記憶装置として機能し、
オアゲート３５９、アンドゲート３６０、比較回
路３６１、オアゲート３６２、インバータ３６３
等は各関数波形の状態（ステート）データを更新
させる制御手段として機能する。 しかるにキーオフ検出信号TDOの通路に介挿
されたアンドゲート３６４にはその閉制御信号と
して、ダンパペダル９から到来するダンパペダル
信号PO（操作時論理「０」となる）がインバータ
３６５を介して与えられ、かくしてキーオフ検出
信号TDOの到来時にダンパペダル９が踏まれた
場合に上述のように減算信号制御回路３５１の当
該チヤンネルの記憶のクリア動作を直ちに行い、
従つて直線演算回路３５４は直ちに減算動作を中
止し、出力波形VWの一定波形部W₁₃（第１４図）
を形成することになる。 なおかかるダンパペダル９による効果はこのペ
ダル９への踏込みが中止されればその時点から中
止されるから、結局直線演算回路３４５の出力波
形VWはダンパペダル９を離した時点から波形部
W₁₂へ下降して行くことになる。 一方曲線演算回路３４６は、上述のようにして
直線演算回路３４５にて形成される第１４図のよ
うな基本音色波形VWに基づいて楽音を発生させ
た場合に聞きづらさを感じさせる点を改善するた
めに設けられている。 すなわち直線演算回路３４５のみによつて基本
音色波形VWを形成する場合は、第１４図の波形
をみて明らかなように直線的下降部W₁₁に続いて
一定波形部W₁₂又はW₁₃が発生することになり、
その変遷は必らず急変を伴う一定の角度をもつて
行われ、この急変部が聞きづらさの一因となつて
いる。そこでこれを例えば指数関数的変化に近い
変化をするように修正すれば聞きづらさを軽減で
きる。 かかる目的を達成すべくこの実施例の曲線演算
回路３４６は、直線演算回路３４５の記憶回路３
４７においてビツト数を３ビツトにしたことを除
いて同様の構成をもつ記憶回路３６７と、直線演
算回路３４５の加算回路３５３において段数を３
段にし、かつ最高位のビツトからキヤリイを送出
するようにしたことを除いて同様の構成をもつ加
算回路３６８とを具える。 しかるに記憶回路３６７の第16ステージ目の各
ビツト出力は加算回路３６８の対応する段につい
てそれぞれ設けられた入力アンドゲート３６９か
ら到来する「１」加算入力ADD₁と加算され、そ
の加算結果が記憶回路３６７の第１ステージ目に
直接帰還される。 加算回路３６８の第１〜第３段に対する入力ア
ンドゲート３６９は、直線演算回路３４５の記憶
回路３４７から得られる出力のうち、上位３ビツ
ト出力すなわち第４〜第６ビツト出力をインバー
タ３７０を介して閉制御信号として受ける。 従つて直線演算回路３４５の記憶回路３４７の
内容が、セツト信号XXによつてすべてのビツト
に「１」信号が記憶された状態から「１」ずつ減
算されて行く過程において、下から第４ビツト目
の内容が「０」になつたとき（このビツトの内容
は８回の減算動作が行われるごとに交互に「１」
又は「０」となる）、加算回路３６８の第１ビツ
トに対して「１」加算入力ADD₁を与え、かくし
て記憶回路３６７の内容を「001」ずつ加算して
行く。 また記憶回路３４７の第５ビツト目の内容が
「０」になつたとき（このビツトの内容は16回の
減算動作が行われるごとに交互に「１」又は
「０」となる）、加算回路３６８の第２ビツトに対
して「１」加算入力を与え、かくして記憶回路３
６７の内容を「010」ずつ加算して行く。 さらに記憶回路３４７の第６ビツト目の内容が
「０」になつたとき（このビツトの内容は32回の
減算動作が行われるごとに交互に「１」又は
「０」となる）、加算回路３６８の第３ビツトに
「１」加算入力を与え、かくして記憶回路３６７
の内容を「100」ずつ加算して行く。 かかる加算動作の結果加算回路３６８の第３ビ
ツトにキヤリイが生じたとき、これが直線演算回
路３４５にその「１」加算入力ADD₂として与え
られる。 なおアンドゲート３６９を介して与えられる
「１」加算入力としては直線演算回路３４５に対
してアンドゲート３５４を介して与えられる論理
「１」入力が用いられる。 上述の曲線演算回路３４６は直線演算回路３４
５と関連して次のように動作する。 直線演算回路３４５の記憶回路３４７が
「11111111」にセツトされた後「111000」になる
までの８回の減算動作の間は、記憶回路３４７の
出力の第４〜第６ビツトの内容は「111」である
から直線演算回路３４５は本来の直線的な減算動
作を実行する。 この第８回目の減算動作をした後第16回目の減
算動作をするまでの間は記憶回路３４７の出力の
第６〜第４ビツトは「110」となるから、曲線演
算回路３４６の加算回路３６８は記憶回路３６７
の内容に「001」（10進数で「１」）ずつ加算して
行きこの加算結果の上昇速度に応じた周期でキヤ
リイADD₂を出力する。しかるにこのキヤリイ
ADD₂の出力のタイミングは直線演算回路３４５
の加算回路３５３が「１」の減算動作をするタイ
ミングと一致しているから、加算回路３５３はこ
の減算入力と、曲線演算回路３４６の加算回路３
６８からのキヤリイADD₂（すなわち加算入力）
とを同時に受けることになる。従つてキヤリイ
ADD₂が送出されるごとに直線演算回路３４５は
減算動作をしないことになる。 この第16回目の減算動作をした後第24回目の動
作をするまでの間は記憶回路３４７の出力の第６
〜第４ビツトは「101」となるから、曲線演算回
路３４６の加算回路３６８は記憶回路３６７の内
容に「101」（10進数で「２」）ずつ加算して行き
この加算結果の上昇速度に応じた周期でキヤリイ
ADD₂を出力する。すなわち、上述の第８回目〜
第16回目の場合の２倍の速度でキヤリイADD₂を
送出することになる。従つて直線演算回路３４５
はこの頻度で減算動作を間引くことになり、この
分直線演算回路３４５の出力VOCの下降速度は
低下する。 以下同様にして、直線演算回路３４５の記憶回
路３４７の出力の第４〜第６ビツトか「100」，
「011」と……となるに従つて曲線演算回路３４６
の加算回路３６８への加算値は「011」，「100」…
…（10進数で「３」，「４」……）というように大
きくなつて行き、従つてキヤリイADD₂の出力頻
度も２倍、2²倍……というように指数関数的に大
きくなつて行く。これに応じて直線演算回路３４
５の減算動作に対する間引き頻度も指数関数的に
大きくなり、従つて記憶回路３４７の減算速度、
換言すれば出力波形VWの下降速度が指数関数的
に低下することになる。 このように曲線演算回路３４６を設けたことに
より基準音色信号VOCの下降波形部VWが一定
波形部W₁₂又はW₁₃に遷移する際の急変部に円み
をつけることができ、依つて聞きづらさも軽減で
きる。 このようにして音色関数発生回路３４４の直線
演算回路３４５にて形成された基準音色信号
VOCは乗算回路３７１（第１２図Ｂ）に与えら
れ、第１系列パラメータ発生回路５Ａの第１定数
発生回路３２５から到来する定数IL₁と乗算され、
(3)式の変数I₁（ｔ）の出力を得る。この変数出力
I₁（ｔ）は次に乗算回路３７２にて変数出力T_1i
（ｔ）と乗算され、(3)式の変数T_1i（ｔ）・I₁（ｔ）
を得る。 ここで変数出力T_1i（ｔ）は、鍵盤情報発生部１
のイニシアルタツチコントロール回路１４及びア
フタタツチコントロール回路１５から到来するイ
ニシアルアツチ信号ITD及びアフタタツチ信号
ATDに基づいて形成される。すなわちイニシア
ルタツチ信号ITDが乗算回路３７３（第１２図
Ａ）において第１系列パラメータ発生回路５Ａか
ら到来するイニシアル定数α_iと乗算されると共
に、アフタタツチ信号ATDが乗算回路３７４に
おいて第１系列パラメータ発生回路５Ａから到来
するアフタ定数α_aと乗算され、これらの乗算結果
が加算器３７５において加算されて変数T_1i（ｔ）
として上述の乗算回路３７２に与えられる。 このようにして得られた変数T_1i（ｔ）はアフタ
タツチ信号ATDが演奏者の押鍵中にキーに対し
て与える押し付け強さの変化に応じて変化するこ
とにより、時間的変数となるものである。 乗算回路３７２の出力T_1i（ｔ）・I₁（ｔ）は乗算
回路３４３においてsin関数発生回路３４１の出
力sin D₁・ωtと乗算され、その乗算結果が(3)式
の変調波項T_1i（ｔ）・I₁（ｔ）・sin D₁・ωtを表わ
す変調項演算回路３３３の出力として送出され
る。 (4‐3) 振幅項演算回路 振幅項演算回路３３１は(3)式の振幅項K₁・T_1a
（ｔ）・A₁（ｔ）を得るために設けられ、第１５図
に示すように本発明にかかる関数波形発生装置の
一つである 音量関数発生回路３８１を有する。 この音量関数発生回路３８１は発生音の音量な
いしエンベロープを含めて基本的な振幅の時間変
化を決める第１６図に示すようなエンベローブ波
形ENVをもつ出力AOCを発生させる。すなわち
エンベロープ波形出力ENVは通常キーの押鍵操
作によつて第２キースイツチＫ２が閉じたときチ
ヤンネルプロセツサ１３から第２キースイツチオ
ン検出信号TK２が到来した時点t₂₁から所定の急
傾斜で最低値MINから最大値MAXまで立上るア
タツク波形部ENV₁と、この波形ENV₁に続いて
比較的急傾斜で下降する第１デイケイ波形部
ENV₂と、この波形部ENV₂に続いて比較的緩傾
斜をもつて最小レベルMINまで下降する第２デ
イケイ波形部ENV₃とでなる。 しかるに第２デイケイ波形部ENV₃の途中でダ
ンパペダル９が操作された場合には、その操作時
点t₂₄から急傾斜をもつて最小レベルMINに下降
するダンプ傾斜部ENV₄が形成される。 音量関数発生回路３８１は第１６図に示すエン
ベロープ波形出力AOCを得べく次の構成をもつ。 すなわち、第１３図について上述した音色関数
発生回路３４４の直線演算回路３４５、曲線演算
回路３４６、プログラマブルデバイダ３５６、比
較回路３６１とほぼ同様の直線演算回路３８２、
曲線演算回路３８３、プログラマブルデバイダ３
８４、比較回路３８５を具え、直線演算回路３８
２における減算動作の周期を発振器３８６の出力
を受けるプログラマブルデバイダ３８４の出力パ
ルスの周期を変更することにより変更し、かくし
て立下り下降波形部を作るという基本構成をもつ
点において、上述の音色関数発生回路３４４と同
様である。 しかるにデバイダ３８４の出力パルスADD₃の
周期は各波形部ENV₁〜ENV₄に対応して傾斜変
更制御回路３８７において発生されるゲート信号
Ｍ１〜Ｍ４によつて、第１系列パラメータ発生回
路５Ａから到来する定数信号をデバイダ３８４に
対する周期設定信号として与えることにより設定
される。 先ずアタツク波形部ENV₁を発生させるため、
第１のゲート信号M₁によつて開制御されるゲー
トGT１を通じて第１系列パラメータ発生回路５
Ａから到来するアタツク速度定数AR_A1をデバイ
ダ３８４に与え、これによりデバイダ３８４の出
力パルスADD₃の周期を定数AR_A1に相当する大
きさに制御し、かくして直線演算回路３８２の加
算動作頻度、換言すればその出力波形ENVの上
昇傾斜を選択された音色の種類（例えばピアノ、
ハープシコード等）および操作されたキーの位置
に応じて設定する。 また第１デイケイ波形部ENV₂を発生させるた
め、第２のゲート信号M₂によつて開制御される
ゲートGT₂を通じて第１系列パラメータ発生回路
５Ａから到来する第１デイケイ速度定数1DR_A1を
デバイダ３８４に与え、かくして上述と同様にし
て出力波形ENVの第１デイケイ波形部ENV₂の
下降傾斜を選択された音色の種類および操作され
たキーの位置に応じて設定する。 さらに同様にして第２デイケイ波形部ENV₃を
発生させるため、第２デイケイ速度定数2DR_A1を
第３のゲート信号M₃によつて開制御されるゲー
トGT₃を通じてデバイダ３８４に与え、かくして
選択された音色および操作されたキーの位置に応
じて第２デイケイ波形部ENV₃の傾斜を第１デイ
ケイ波形部ENV₂の傾斜より大きな値に設定す
る。 これに対してダンプ波形部ENV₄を発生する場
合は、第４のゲート信号Ｍ４によつてゲートGT₄
を開き、これを通じて減衰速度定数DR_A1をデバ
イダ３８４に与え、第２デイケイ波形部ENV₃よ
りさらに大きな傾斜をもつダンプ波形部ENV₄を
設定する。 ゲートGT１〜GT４に対するゲート信号Ｍ１
〜Ｍ４は、傾斜変更制御回路３８７から、第２キ
ースイツチキーオン検出信号TK２の到来後順次
発生される。 傾斜変更制御回路３８７は、16ステージのシフ
トレジスタを３ビツト分備える記憶回路３８８
と、記憶回路３８８の出力に「１」を加算して記
憶回路３８８に再記憶させる加算回路３８９とを
有する。記憶回路３８８は上述の直線演算回路３
８２の記憶回路３９０及び曲線演算回路３８３の
記憶回路３９３と同様に、マスタクロツクφ₁，
φ₂によつてシフト動作することにより第１〜第
16チヤンネルごとの歩進データをダイナミツクに
記憶する。 かくして記憶回路３８８の出力KTとして３ビ
ツトの２進信号が送出されこれがデコーダ３９６
によつて４本の線出力Ｍ１〜Ｍ４に変換される。
ただし、記憶回路３８８の出力KTが「000」の
ときデコーダ３９６はゲート信号Ｍ１を送出し、
同様に「001」のときゲート信号Ｍ２を送出し、
「010」のときゲート信号Ｍ３を送出し、「011」の
ときゲート信号Ｍ４を送出し、かくして傾斜変更
制御回路３８７は記憶回路３８８の内容が「000」
の状態から「１」ずつ加算されて「011」になる
に従つてゲート信号Ｍ１〜Ｍ４をその順序で順次
送出する。 しかるに加算回路３８９と記憶回路３８８との
間には第２キースイツチオン検出信号TK２を開
制御信号とするアンドゲート３９７が設けられ、
これにより検出信号TK２が「０」のときそのチ
ヤンネルの記憶回路３８８の記憶内容を全ビツト
「０」とし、検出信号TK２が「１」となつたと
き記憶回路３８８の記憶内容に対する加算回路３
８９の加算動作を「000」の状態から開始させる
ようになされている。 しかるにデコーダ３９６のゲート信号Ｍ１の出
力通路に第２キースイツチオン検出信号TK２を
開制御信号とするアンドゲート３９８が設けら
れ、これにより検出信号TK２が到来したとき先
ずゲート信号Ｍ１を送出する。 このゲート信号Ｍ１はゲートGT１に与えら
れ、従つてデバイダ３８４は定数AR_A1に相当す
る周期の「１」信号ADD₃をアンドゲート３９９
を介して送出する。ここでアンドゲート３９９に
は、直線演算回路３８２の記憶回路３９０の出力
端に設けられた最小値検出用アンド回路４００か
らの禁止信号2DF′をインバータ４０１を介して
受ける。しかるにアンド回路４００にはその第１
の条件信号として記憶回路３９０の出力のすべて
のビツト出力を受けるノア回路４０２の出力が与
えられると共に、第２の条件信号として第３、第
４ゲート信号Ｍ３，Ｍ４を受けるオア回路４０３
の出力が与えられる。従つてアンドゲート４００
は記憶回路３９０に記憶がない場合に、ゲート信
号Ｍ３又はＭ４が発生しているとき（すなわち第
２デイケイ波形部ENV₃又はダンプ波形部ENV₄
を発生しているとき）動作する。そこでアンドゲ
ート３９９はゲート信号Ｍ１の発生時には禁止さ
れないので、アンドゲート３９９を通過したデバ
イダ３８４の出力ADD₃が加算回路３９１の最下
位ビツトに入力される。 一方加算回路３９１の最下位ビツト以外のビツ
トの入力端に対してアンドゲート４０４が設けら
れ、これがゲート信号Ｍ１によつてインバータ４
０５を介して禁止制御される。従つてゲート信号
Ｍ１の発生時において加算回路３９１はその最下
位ビツトへ到来する「１」信号を加算して行くこ
とになり、依つて記憶回路３９０の出力AOCの
波形ENVは定数AR_A1に相当する傾斜をもつて立
上り、かくしてアタツク波形部ENV₁が形成され
る。 この状態は記憶回路３９０の内容がそのすべて
のビツトについて論理「１」となるまで維持され
る。しかるにすべてのビツトが論理「１」となる
とこれを最大値検出用アンド回路４０６にて検出
し、その論理「１」出力を傾斜変更制御回路３８
７の歩進回路４０７に歩進入力信号AFとして与
えられる。 歩進回路４０７は入力信号AFを加算回路３８
９にその入力オアゲート４０８を介して受けて記
憶回路３８８の記憶内容に「001」を加算し、か
くしてデコーダ３９６から第２のゲート信号Ｍ２
を発生させる。 この第２のゲート信号Ｍ２はゲートGT２に与
えられ、従つてデバイダ３８４は定数1DR_A1に相
当する周期の「１」信号ADD₃をゲート３９９を
介して送出する。しかるにこのとき直線演算回路
３８２の加算回路３９１への入力ゲート４０４に
対する禁止動作は解除されている。従つて加算回
路３９１のすべてのビツトに「１」信号ADD₃が
与えられることにより加算回路３９１は記憶回路
３９０の内容を「１」ずつ減算して行くことにな
り、依つて記憶回路３９０の出力波形ENVは定
数1DR_A1に相当する傾斜をもつて下降し、かくし
て第１デイケイ波形部ENV₂が形成される。 このとき記憶回路３９０の出力AOCは比較回
路３８５において第１系列パラメータ発生回路５
Ａから到来するデイケイ遷移レベル定数1DL_A1と
比較され、出力AOCがこの定数1DL_A1より低下
したとき検出出力1DFをアンドゲート４０９（ゲ
ート信号Ｍ２によつて開制御される）を介して送
出する。この検出出力1DFは歩進回路４０７の入
力ゲート４０８を介して加算回路３８９に歩進信
号として入力される。そこで歩進回路３８９は記
憶回路３８８の記憶内容に「001」を加算し、か
くしてデコーダ３９６から第３のゲート信号Ｍ３
を発生させる。 この第３のゲート信号Ｍ３はゲートGT３に与
えられ、従つてデバイダ３８４は定数2DR_A1に相
当する周期の「１」信号ADD₃をゲート３９９を
介して送出する。このとき直線演算回路３８２の
加算回路３９１のすべてのビツトに対して「１」
信号が与えられ、従つて加算回路３９１は記憶回
路３９０の内容を「１」ずつ減算して行くことに
なり、依つて記憶回路３９０の出力波形ENVは
定数2DR_A1に相当する傾斜（通常定数1DR_A1に相
当する傾斜より小さい）をもつて下降し、かくし
て第２デイケイ波形部ENV₃が形成される。 このように直線演算回路３８２の出力波形
ENVは、その値がデイケイ遷移レベル定数
1DL_A1を境にして傾斜を緩めることになる。 この状態は、原則として（ダンパペダル９が操
作されない場合）直線演算回路３８２の内容が
「０」となることにより出力波形ENVの値が最小
値M1N（第１６図）になるまで維持される。 しかるに記憶回路３９０の内容が「０」になる
と、最小値検出用アンド回路４００に論理「１」
の検出出力2DF¹が発生され、これがデイケイ終
了信号発生用アンド回路４１０（第１２図Ｂ）に
与えられる。 この状態において、離鍵されれば第２キースイ
ツチオン検出信号TK２が論理「０」となり、従
つて傾斜変更制御回路３８７の加算回路３８９及
び記憶回路３８８間に配設されたアンドゲート３
９７が閉じることにより、記憶回路３８８の内容
がクリアされる。またゲート信号Ｍ１の出力ゲー
ト３９８が閉じられ、かくして制御回路３８７が
待期状態にもどる。 以上の動作はダンパペダル９が操作されない場
合の動作であるが、第２デイケイ波形部ENV₃の
途中でダンパペダル９が操作される（第１６図の
時点t₂₄において）と、次のようにしてダンパ波
形部ENV₄が形成される。 すなわち、加算回路３８９の入力側の歩進回路
４０７にダンプ波形部形成用のアンド回路４１１
が設けられ、その第１の条件信号として第３のゲ
ート信号Ｍ３が与えられ、第２の条件信号として
ダンパペダル信号POがインバータ４１２を介し
て与えられ、第３の条件信号としてキーオフ検出
信号TDOが与えられる。かくして第２デイケイ
波形部ENV₃が形成されている期間において、離
鍵操作がされると共に、ダンパペダル９が操作さ
れると、アンド回路４１１から論理「１」出力が
送出され、これが入力オアゲート４０８を介して
加算回路３８９に進歩信号として入力される。 このとき加算回路３８９は記憶回路３８８の内
容に「１」を加算し、かくしてデコーダ３９６か
ら第４のゲート信号Ｍ４を発生させる。 この第４のゲート信号Ｍ４はゲートGT４に与
えられ、従つてデバイダ３８４は定数DR_A1に相
当する周期の「１」信号ADD₃をゲート３９９を
介して送出する。このとき直線演算回路３８２の
加算回路３９１のすべてのビツトに対して「１」
信号が与えられ、従つて加算回路３９１は記憶回
路３９０の内容を「１」ずつ減算して行くことに
なり、依つて記憶回路３９０の出力波形ENVは
定数DR_A1に相当する傾斜（通常第２デイケイ波
形部ENV₃の傾斜より十分大きい）をもつて急速
に最小レベルＭ１Ｎに降下し、かくしてダンプ波
形部ENV₄が形成される。 したがつて、加算回路３９１および記憶回路３
９０はいずれの発明においてもそれぞれ演算手段
および記憶手段をなしており、第１の発明におけ
る演算制御手段はデバイダ３８４および発振器３
８６が、第２の発明における演算制御手段はゲー
トGT１〜GT４、デバイダ３８４およびアンド
ゲート４０４が、制御手段は比較回路３８５、加
算回路３８９、アンドゲート３９７、歩進回路４
０７が、第２の記憶手段は記憶回路３８８が、第
３の発明における演算制御手段は定数発生回路３
２５および３２６、デバイダ３８４、発振器３８
６が、それぞれ相当することになる。 以上のようにして直線演算回路３８２の記憶回
路３９０にて得られる波形出力AOCは出力端子
Ｚ１〜Ｚ３２を介して音量関数発生回路３８１の
振幅レベルないしエンベロープ変数出力A₁（ｔ）
として送出され、乗算回路４１５（第１２図Ｂ）
において音量選択用変数T_1a（ｔ）と乗算され、
その乗算結果が次の乗算回路４１６において第１
系列パラメータ発生回路５Ａから到来する総合音
量定数Ｋ１と乗算され、かくして(3)式の振幅項Ｋ
１・T_1a（ｔ）・A₁（ｔ）を得る。 ここで音量選択用変数T_1a（ｔ）は、鍵盤情報
発生部１のイニシアルタツチコントロール回路１
４及びアフタタツチコントロール回路１５から到
来するイニシアルタツチ信号ITD及びアフタタツ
チ信号ATDに基づいて形成される（第１２図
Ａ）。すなわちイニシアルタツチ信号ITDが乗算
回路４１７において第１系列パラメータ発生回路
５Ａから到来するイニシアル定数β_iと乗算される
と共に、アフタタツチ信号ATDが乗算回路４１
８において第１系列パラメータ発生回路５Ａから
到来するアフタ定数β_aと乗算され、これらの乗算
結果が加算器４１９において加算されて変数T_1a
（ｔ）として上述の乗算回路４１５に与えられる。 このようにして得られた変数T_1a（ｔ）はアフ
タタツチ信号ATDが演奏者の押鍵中にキーに対
して与える押し付け強さの変化に応じて変化する
ことにより、時間的変数となるものである。 (4‐4) 出力回路 出力回路４２１（第１２図Ｂ）は上述の変調波
項演算回路３３３の出力T_1i（ｔ）・I₁（ｔ）・sin
D₁・ωtと、搬送波項演算回路３３２の出力Ｂ
１・ωtと、振幅項演算回路３３１の出力Ｋ１・
T_1a（ｔ）・t₁（ｔ）とに基づき、(3)式の第１項の出
力を形成するもので、先ず搬送波項演算回路３３
２の出力及び変調波項演算回路３３３の出力を加
算器４２２にて加算した後、ROM構成のsin関数
発生器４２３において出力sin｛Ｂ１・ωt＋T_1i
（ｔ）・I₁（ｔ）・sin D₁・ωt｝を発生させる。 このsin関数発生器４２３の出力は次に乗算回
路４２４において振幅項演算回路３３１の出力と
乗算され、かくして(3)式の第１項を実現する出力
Ｋ１・T_1a（ｔ）・A₁（ｔ）・sin｛Ｂ１・ωt＋T_1i
（ｔ）・I₁（ｔ）・sin D₁・ωt｝を得る。 ところでこの第１項出力は、第１系列楽音信号
形成部７Ａに到来するキー情報IFK及びタツチ情
報IFTが時分割多重方式のデジタル信号であるの
に対応して、同様に時分割多重方式のデジタル信
号として処理された結果得られたもので、かかる
デジタル信号はＤ／Ａ変換器４２５によつてアナ
ログ信号に変換されて最終的に時分割多重方式の
アナログ信号として楽音発生部８への第１項の楽
音信号e₁として送出される。 第２系列楽音信号形成部７Ｂについても同様
に、時分割多重方式のアナログ信号が楽音発生部
８への第２項の楽音信号e₂として送出される。 一方第１系列楽音信号形成部７Ａの振幅項演算
回路３３１において形成された最小値検出出力
2DF′は、同様にして第２系列楽音信号形成部７
Ｂの振幅項演算回路において形成された最小値検
出出力2DF′と共に、デイケイ終了信号発生用ア
ンド回路４１０に入力条件として与えられ、両系
列共にエンベロープ波形出力ENVが最小値Ｍ１
Ｎになつたときアンド回路４１０からデイケイ終
了信号2DFを発生する。この信号2DFはチヤンネ
ルプロセツサ１３のタイミングコントロール回路
１３Ｆに対して、クリア信号発生条件信号として
与えられる。 そこでタイミングコントロール回路１３Ｆはキ
ーコード記憶回路１３Ｃに対してクリア信号を
送出し、これにより記憶回路本体２３７の第１ス
テージ目に現に存在するチヤンネルの記憶をクリ
アする。従つて以後当該チヤンネルに記憶されて
いたキーコードKCに対応する音の発音が停止さ
れ、このチヤンネルは空チヤンネルとなる。 さらに第１系列楽音信号形成部７Ａの振幅項演
算回路３３１の出力Ｋ１・T_1a（ｔ）・A₁（ｔ）は、
第２系列楽音信号形成部７Ｂの同様の出力Ｋ２・
T_2a（ｔ）・A₂（ｔ）と共に加算回路４３０におい
て加算され、その加算結果がエンベロープ信号
ΣKAとして前述のチヤンネルプロセツサ１３の
最小値記憶比較回路２８０に与えられる。 しかるにエンベローブ信号ΣKAは、同時発音
すべき第１〜第16チヤンネルについて現に発生し
ている楽音のエンベロープを表わしており、従つ
て各チヤンネルごとにエンベロープが最小値記憶
比較回路２８０に記憶されている最小値より小さ
くなつたときこれが最小値記憶回路２８０に最小
値として記憶される。 〔５〕 楽音発生部 楽音発生部８はアンプ、スピーカ等でなるサウ
ンドシステムを有し、これにて第１系列及び第２
系列楽音信号形成部７Ａ及び７Ｂから到来する時
分割多重アナログ信号e₁及びe₂に含まれる第１〜
第16チヤンネルの楽音信号を次々と楽音として発
生させる（第１図）。 しかるに第１〜第16チヤンネルの楽音は順次マ
スタクロツクに同期して発生されるがその周期は
短かいので実際上人間の耳には全チヤンネルの音
が同時に発音されたと同様の効果を与えることに
なる。 以上がこの発明を含む電子楽器の一例構成であ
るが、上述の構成において全体の動作を、キーコ
ーダ１２（第４図Ａ〜Ｃ）について上述したよう
に第０ブロツクの音階音「C₁」キーと、第１ブ
ロツクの音階音「C₂」，「E₂」キーとが操作され
た場合の例として述べるに、キーが操作されると
先ず第１のキースイツチＫ１が閉じ、その後押鍵
速度に応じた時間経過後に第２のキースイツチＫ
２が閉じる。 しかるにキーコーダ１２は先ず第１のキースイ
ツチＫ１が閉じたことにより、マスタクロツク
φ₁，φ₂（1μsの周期をもつ）に同期してその16周
期分の長さをもつクロツクφ_C，φ_Dによつて各部
の遅延フリツプフロツプ回路を一斉に動作させる
ことにより、第０、第１ブロツクをブロツク検出
回路１２Ｂに記憶させると共に、優先順位の高い
ブロツク番号（この実施例の場合第７、第６……
第０ブロツク）から順次送出する。またこの送出
されたブロツクに含まれるノートがノート検出回
路１２Ｄで検出され、そのうち優先順位の高いノ
ート番号（この実施例の場合音名Ｃ，Ｂ……
C#の順序）から順次送出される。かくしてキー
コーダ１２からは現に押鍵されているすべての鍵
についてのキーコード信号KC（ブロツクコード信
号BC及びノートコード信号NCを組合せてなる）
が順次送出されることになる。 かくしてチヤンネルプロセツサ１３（第７図Ａ
〜Ｃ）に順次到来するキーコード信号KCはサン
プルホールド回路１３Ｂにマスタクロツクφ₁，
φ₂の16周期分の時間の間ホールドされ、この16
周期区間の間にキーコード記憶回路１３Ｃがその
記憶回路本体２３７の16チヤンネルについての記
憶データとサンプルホールドされたデータとの比
較を一巡させ、かくして３つの空チヤンネルに、
到来したキーコード信号KCをそれぞれ記憶させ
る。 このようにして記憶回路本体２３７の別個のチ
ヤンネルに記憶された各キーコードKCを内容と
するデータは、以後離鍵操作されても引続き維持
され、第１及び第２系列楽音信号形成部７Ａ及び
７Ｂ（第１２図Ａ及びＢ）にてデイケイ終了信号
2DFが発生したとき（すなわち音が消えたとき）、
タイミングコントロール回路１３Ｆ（第７図Ａ）
のクリア用アンドゲート３０９の出力によつてク
リアされる。従つてキーコード記憶回路１３Ｃに
は通常、現に押鍵されているキーのキーコード
KCと、すでに離鍵されたが未だデイケイ波形部
の音を発生しているキーのキーコードKCとが記
憶されていることになる。 一方記憶回路本体２３７にキーコードデータが
記憶されるとこれを第１キースイツチオン情報と
して第１キースイツチキーオン記憶回路２９１
（第７図Ｂ）の対応するチヤンネルに記憶される。 以上のキー操作からキーコード記憶回路本体２
３７及び第１キースイツチキーオン記憶回路２９
１の記憶までの動作は、キーコーダ１２の起動パ
ルス発生回路１２Ｆから起動パルスTCが発生さ
れるごとに繰返され、その結果チヤンネルプロセ
ツサ１３に到来したキーコード信号KCの内容が
キーコード記憶回路本体２３７に記憶されている
データのいずれかと一致すれば再度この到来デー
タを記憶させることなくそのまま消失にまかせ
る。 やがて第２のキースイツチＫ２が閉じると、第
１のキースイツチＫ１について上述したと同様の
動作がキーコーダ１２において実行され、現に第
２のキースイツチＫ２が閉じているキーについて
優先順位の高いブロツク番号、かつ優先順位の高
いノート番号のものから順次検出動作され、その
検出結果がノート検出回路１２Ｄの第２の記憶回
路１４６（第４図Ｂ）から順次読出される。 この検出信号KA２はチヤンネルプロセツサ１
３のタイミングコントロール回路１３Ｆ（第７図
Ａ）を介し、その第２キースイツチオン記憶制御
用アンド回路３０１を介して第２キースイツチキ
ーオン記憶回路２９２（第７図Ｂ）の対応するチ
ヤンネルに記憶される。なおチヤンネルプロセツ
サ１３に到来した第２キースイツチオン検出信号
KA２を記憶回路２９２のどのチヤンネルに読込
むべきかは、記憶回路本体２３７の各チヤンネル
の内容と到来データの内容とを比較して、両者が
一致したチヤンネルを一致チヤンネル記憶回路２
４１を介して判定することにより行う。 このようにして第１キースイツチＫ１の動作に
応じて記憶回路本体２３７に記憶された記憶デー
タに基づいて得た第１キースイツチキーオン検出
信号TK１と、第２キースイツチキーオン記憶回
路２９２に記憶された記憶データに基づいて得た
第２キースイツチキーオン検出信号TK２とがイ
ニシアルタツチコントロール回路１４（第２図）
に与えられ、両者の到来時点の間隔に相当する大
きさのイニシアルタツチデータITDを発生させ
る。 一方キー操作により第２のキースイツチＫ２が
閉じた後キーの下側に配された押下圧力検出器
（圧電素子）DT１〜DT８８（第９図）に対して
キーを押し付けると、その押付け圧力の変化に対
応して得られた検出出力dt１〜dt８８がアフタタ
ツチコントロール回路１５（第２図）に与えら
れ、かくして押鍵されているキーのキーコード
KCについてそれぞれアフタタツチ操作の大きさ
に応じたアフタタツチデータATDを発生させる。 かくして発生されたイニシアルタツチデータ
ITD及びアフタタツチデータATDはタツチ情報
IFTとして、キー情報としてのキーコードKCと
共に第１及び第２系列楽音信号形成部７Ａ及び７
Ｂに与えられる。この形成部７Ａ及び７Ｂは、チ
ヤンネルプロセツサ１３にて割当てられた第１〜
第16チヤンネルのデータ（すなわち時分割多重方
式のデータ）について、キー情報IFK及びタツチ
情報IFTの内容と、音色選択スイツチ６の選択に
基づいて第１及び第２系列パラメータ発生回路５
Ａ及び５Ｂにて発生されるパラメータとにより決
まる波形の出力を、順次マスタクロツクφ₁，φ₂
の16周期分の周期をもつて送出する。かくして楽
音発生部８からは、第１〜第16チヤンネルについ
て(3)式によつて得た複数音を同時に発音させたと
同様の効果をもつ楽音が発生され、その楽音は各
チヤンネルのキーについてキー情報IFKに対応し
た音高をもち、かつタツチ情報IFTに対応した音
色変化及び音量変化を伴う音の合成音としての構
成をもつことになる。 なお楽音信号形成部７Ａ及び７Ｂの演算動作は
各チヤンネルについて第２キースイツチキーオン
検出信号TK２が到来していることを条件として
実行される（第１３図及び第１５図）ので、それ
以前に到来するデータについて不必要な楽音を発
生しない。 発生している楽音に対応したキーの押鍵を止め
て離鍵したときは、この楽音はデイケイに入るの
で、チヤンネルプロセツサ１３の当該チヤンネル
について第１キースイツチキーオン記憶回路２９
１（第７図Ｂ）の記憶がキーオフ検出タイミング
信号Ｘによつてクリアされることにより、その次
のタイミング信号Ｘによつてキーオフの検出がキ
ーオフ記憶回路２９３に記憶される。これに対し
てダンパーペダル９の操作がなければデイケイ終
了信号2DFが発生されるまで楽音信号をゆつくり
減衰させる。 そこで第１系列及び第２系列楽音信号形成部７
Ａ及び７Ｂは、ダンパーペダル９が操作されたと
き急激に楽音信号を減衰させる。 以上のキーコード記憶回路１３Ｃ（第７図Ｂ）
へのキーコードデータKCの割当記憶動作は、キ
ーコード記憶回路１３Ｃに空チヤンネルが存在す
る場合であるが、空チヤンネルがない場合はトラ
ンケート回路１３Ｇ（第７図Ｃ）において記憶し
ている、現在最小振幅の楽音信号を発生している
チヤンネルのデータを現に到来しているキーコー
ドデータと書換える。従つて新たなキー情報はそ
の時その時の最適条件を充足させながら活用され
ることになる。 以上の実施例と特許請求の範囲各項との対応を
記せば次のようである。 特許請求の範囲第１項記載の関数波形発生装
置、すなわち、音色関数発生回路３４４（第１３
図）または音量関数発生回路３８１（第１５図）
は、それぞれ記憶回路３４７または３９０よりな
る記憶手段、加算回路３５３または３９１よりな
る演算手段、ROM３２５又は３２６よりなる定
数発生手段、矩形波発振器３５５およびプログラ
マブルデバイダ３５６、またはチヤンネルデバイ
ダ３８４および発振器３８６よりなる演算制御手
段を備えている。 また、特許請求の範囲第２項記載の関数波形発
生装置、すなわち、音色関数発生回路３４４（第
１３図）または音量関数発生回路３８４（第１５
図）は、それぞれ記憶回路３４７または３９０よ
りなる第１の記憶手段、加算回路３５３または３
９１よりなる演算手段、レジスタ３５８または記
憶回路３８８よりなる第２の記憶手段、セツト信
号形成回路３４９、オアゲート３５９、アンドゲ
ート３６０、比較回路３６１、オアゲート３６
２、インバータ３６３などの組合わせ、または比
較回路３８５、歩進回路３８９、アンドゲート３
９７、歩進回路４０７などの組み合わせからなる
制御手段、アンドゲート３５４、またはゲート
GT１〜４、チヤンネルデバイダ３８４、入力ゲ
ート４０４などからなる演算制御手段を備えてい
る。 さらに、特許請求の範囲第３項記載の関数波形
発生装置、すなわち、音色関数発生回路３４４
（第１３図）または音量関数発生回路３８４（第
１５図）は、それぞれ記憶回路３４７または３９
０よりなる記憶手段、加算回路３５３または３９
１よりなる演算手段、ROM３２５，３２６、矩
形波発振器３５５、プログラマブルデバイダ３５
６の組合わせ、またはROM３２５，３２６、ゲ
ートGT１〜４、チヤンネルデバイダ３８４、発
振器３８６の組合わせよりなる演算制御手段を備
えている。 以上説明したように、この発明による関数波形
発生装置（実施例では音色関数発生回路３４４ま
たは音量関数発生回路３８１の部分が相当する）
においては、演算手段と一時記憶手段とを用いて
デイジタル的な演算によつて関数波形を発生する
ようにしているので、従来のように大容量の関数
波形メモリを設ける必要がなく、従つて構成が簡
単になるとともに低コストになる。 さらに、第１の発明によれば、定数によつて関
数波形の波形変化特性を制御しているので、定数
を変更することにより種々の関数波形を容易に発
生できる。また、第２の発明によれば、関数波形
の現在の形成区間（発生区間）を表わすデータを
記憶する記憶手段を設けているので、このデータ
に基づき各区間ごとに演算手段の演算動作（演算
態様）をそれぞれ独立して制御でき、従つて複雑
な形状の関数波形も容易に発生し得る。また、第
３の発明によれば、演算手段の演算動作を操作さ
れたキーに対応して制御しているので、操作され
たキーの音高に対応した関数波形（エンベロープ
波形）を発生することができ、この関数波形を用
いて楽音の音色や音量を制御すれば自然楽器音と
同様の楽音を得ることができる。

【図面の簡単な説明】

第１図はこの発明による関数波形発生装置が用
いられる電子楽器の一例を示す系統図、第２図は
その鍵盤情報発生部を示す系統図、第３図Ａ，Ｂ
及びＣは第２図のキー操作検出回路を適用し得る
キースイツチの動作機構を示す平面図、側面図及
び一部拡大斜視図、第４図Ａ，Ｂ及びＣは第２図
のキーコーダを３枚の図面に分けて示す接続図、
第５図はマスタクロツク及びこれに関連するタイ
ミング信号を示す信号波形図、第６図は第４図の
キーコーダの動作の説明に供するフローチヤー
ト、第７図Ａ，Ｂ及びＣは第２図のチヤンネルプ
ロセツサを３枚の図面に分けて示す接続図、第８
図は第２図のイニシアルタツチコントロール回路
を示す接続図、第９図は第２図のアフタタツチコ
ントロール回路を示す接続図、第１０図は第１図
のパラメータ発生回路を示すブロツク図、第１１
図は第１図の音色選択スイツチを示す接続図、第
１２図Ａ及びＢは第１図の楽音信号形成部を２枚
の図面に分けて示す接続図、第１３図はその音色
関数発生回路を示す接続図、第１４図はその基準
音色波形を示す波形図、第１５図は第１２図の音
量関数発生回路を示す接続図、第１６図はその出
力波形を示す波形図である。 １……鍵盤情報発生部、５Ａ，５Ｂ……第１系
列、第２系列パラメータ発生回路、６……音色選
択スイツチ、７Ａ，７Ｂ……第１系列、第２系列
楽音信号形成部、８……楽音発生部、９……ダン
パペダル、１１……キー操作検出回路、１１Ａ…
…キースイツチ群、１１Ｂ……圧力検出素子群、
１２……キーコーダ、１２Ａ……キースイツチ回
路、１２Ｂ……ブロツク検出回路、１２Ｃ……一
時記憶回路、１２Ｄ……ノート検出回路、１２Ｅ
……ステツプコントロール回路、１２Ｆ……起動
パルス発生回路、１３……チヤンネルプロセツ
サ、１３Ａ……同期信号発生回路、１３Ｂ……サ
ンプルホールド回路、１３Ｃ……キーコード記憶
回路、１３Ｄ……キーコード比較制御回路、１３
Ｅ……キー操作判別回路、１３Ｆ……タイミング
コントロール回路、１３Ｇ……トランケート回
路、１４……イニシアルタツチコントロール回
路、１４Ａ……測時論理回路、１４Ｂ……変換回
路、１５……アフタタツチコントロール回路、１
５Ａ……マルチプレクサ、１５Ｂ……Ａ／Ｄ変換
器、３２５，３２６……ROM、３３１……振幅
項演算回路、３３２……搬送波項演算回路、３３
３……変調波項演算回路、３４４……音色関数発
生回路、３５５……発振器、３５６……プログラ
マブルデバイダ、３５８……シフトレジスタ、３
８１……音量関数発生回路、３８４……プログラ
マブルデバイダ、３８６……発振器、３８８……
記憶回路、３８９……加算回路、GT１〜GT４
……ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 楽音の音量や音色を経時的に制御するための
   複数の楽音制御用関数波形を同時に形成して発生
   する電子楽器の関数波形発生装置３４４，３８１
   において、 前記複数の関数波形に対応して複数の記憶位置
   を有し、各関数波形の関数波形値をそれぞれ記憶
   し、この記憶した各関数波形値を順次出力する記
   憶手段３４７，３９０と、 前記記憶手段から順次出力される各関数波形値
   に対してそれぞれ所定の演算を時分割で行なつて
   前記各関数波形の新たな関数波形値を算出し、前
   記記憶手段の前記各関数波形に関する記憶内容を
   該演算で算出した新たな関数波形値にそれぞれ書
   き換えることにより、前記記憶手段に記憶される
   関数波形値をそれぞれ時間的に変化させる演算手
   段３５３，３９１と、 前記関数波形の立上りや立下りの波形変化部分
   における変化速度を数値で設定し、該数値を表わ
   す定数データを発生する定数発生手段３２５，３
   ２６と、 前記定数データが表わす数値に対応した周期の
   信号を出力して前記演算手段における前記所定の
   演算の演算タイミングを制御する演算制御手段３
   ５５，３５６，３８４，３８６と を備えてなる電子楽器の関数波形発生装置。 ２ 楽音の音量や音色を経時的に制御するための
   複数の楽音制御用関数波形を同時に形成して発生
   する電子楽器の関数波形発生装置３４４，３８１
   において、 前記複数の関数波形に対応して複数の記憶位置
   を有し、各関数波形の関数波形値をそれぞれ記憶
   し、この記憶した各関数波形値を順次出力する第
   １の記憶手段３４７；３９０と、 前記第１の記憶手段から順次出力される各関数
   波形値に対してそれぞれ所定の演算を時分割で行
   なつて前記各関数波形の新たな関数波形値を算出
   し、前記第１の記憶手段の前記各関数波形に関す
   る記憶内容を該演算で算出した新たな関数波形値
   にそれぞれ書き換えることにより、前記第１の記
   憶手段に記憶される関数波形値をそれぞれ時間的
   に変化させる演算手段３５３，３９１と、 前記複数の関数波形に対応して複数の記憶位置
   を有し、各関数波形の現在の形成区間（状態）を
   表わすデータをそれぞれ記憶する第２の記憶手段
   ３５８，３８８と、 前記第２の記憶手段の各データを前記各関数波
   形の発生指令信号TK２および前記各関数波形値
   に基づきそれぞれ更新制御する制御手段３４９，
   ３５９，３６０，３６１〜３６３，３８５，３８
   ９，３９７，４０７と、 前記第２の記憶手段の各データに従つて前記演
   算手段における各関数波形に関する演算動作をそ
   れぞれ制御する演算制御手段３５４；GT１〜
   GT４，３８４，４０４と を備えてなる電子楽器の関数波形発生装置。 ３ 楽音の音量や音色を経時的に制御するための
   楽音制御用関数波形を鍵盤のキー操作に対応して
   発生する電子楽器の関数波形発生装置３４４，３
   ８１において、 前記関数波形の関数波形値を記憶する記憶手段
   ３４７，３９０と、 前記記憶手段の関数波形値に対して所定の演算
   を行なつて前記関数波形の新たな関数波形値を算
   出し、前記記憶手段の記憶内容を該演算で算出し
   た新たな関数波形値に書き換えることにより、前
   記記憶手段の関数波形値を時間的に変化させる演
   算手段３５３，３９１と、 前記鍵盤で操作されたキーの位置を示すキー情
   報（KC）を受け、該キー情報に従つて前記演算
   手段における前記所定の演算の演算動作を制御し
   て前記関数波形値を前記操作されたキーに対応し
   て時間的に変化させる演算制御手段３２５，３２
   ６，３５５，３５６，３２５，３２６，GT１〜
   GT４，３８４，３８６と を備えてなる電子楽器の関数波形発生装置。