JPH0141063B2 - - Google Patents
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- Publication number
- JPH0141063B2 JPH0141063B2 JP56056041A JP5604181A JPH0141063B2 JP H0141063 B2 JPH0141063 B2 JP H0141063B2 JP 56056041 A JP56056041 A JP 56056041A JP 5604181 A JP5604181 A JP 5604181A JP H0141063 B2 JPH0141063 B2 JP H0141063B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- phase
- pulse
- speed error
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
VTRにより再生されたカラー映像信号のジツ
タ（時間軸変動）を除去するにはTBCが使用さ
れるが、このTBCは基本的には例えば第１図に
示すように構成されている。
タ（時間軸変動）を除去するにはTBCが使用さ
れるが、このTBCは基本的には例えば第１図に
示すように構成されている。
すなわち、第１図において、VTRからのカラ
ー映像信号Scが入力端子１を通じ、さらに入力
プロセツサ２を通じてＡ−Ｄコンバータ３に供給
されてデジタル信号Sdとされ、この信号Sdがメ
モリ４に書き込まれる。そして、信号Sdは、メ
モリ４から読み出され、この読み出された信号
SdがＤ−Ａコンバータ５に供給されてアナログ
のカラー映像信号Scとされ、この信号Scがプロ
セツサ６を通じて出力端子７に取り出される。
ー映像信号Scが入力端子１を通じ、さらに入力
プロセツサ２を通じてＡ−Ｄコンバータ３に供給
されてデジタル信号Sdとされ、この信号Sdがメ
モリ４に書き込まれる。そして、信号Sdは、メ
モリ４から読み出され、この読み出された信号
SdがＤ−Ａコンバータ５に供給されてアナログ
のカラー映像信号Scとされ、この信号Scがプロ
セツサ６を通じて出力端子７に取り出される。
また、入力プロセツサ２からの信号Scがバー
ストゲート回路１１に供給されてバースト信号
Sdが取り出され、このバースト信号SbがPLL１
２に供給されて信号Sbに同期し、かつ、信号Sb
のＮ倍（Ｎは２以上の整数で例えばＮ＝４）の周
波数のパルスPwが形成される。このようにして
形成されたパルスPwは、初期位相のみがバース
ト信号Sbに一致した一定周期のパルス信号であ
る。すなわち、パルスPwは、１水平周期ごとの
バースト信号Sbとの位相同期時点においてのみ
カラー映像信号Scのジツタと同量のジツタを持
つものである。
ストゲート回路１１に供給されてバースト信号
Sdが取り出され、このバースト信号SbがPLL１
２に供給されて信号Sbに同期し、かつ、信号Sb
のＮ倍（Ｎは２以上の整数で例えばＮ＝４）の周
波数のパルスPwが形成される。このようにして
形成されたパルスPwは、初期位相のみがバース
ト信号Sbに一致した一定周期のパルス信号であ
る。すなわち、パルスPwは、１水平周期ごとの
バースト信号Sbとの位相同期時点においてのみ
カラー映像信号Scのジツタと同量のジツタを持
つものである。
そして、このパルスPwがシーケンスコントロ
ーラ１３を通じてＡ−Ｄコンバータ３にクロツク
パルスとして供給されるとともに、メモリ４に書
き込み時のクロツクパルスとして供給される。
ーラ１３を通じてＡ−Ｄコンバータ３にクロツク
パルスとして供給されるとともに、メモリ４に書
き込み時のクロツクパルスとして供給される。
この結果、端子１から入力されたジツタを持つ
たカラー映像信号Scは、１水平周期の特定点の
みが、このカラー映像信号Scのジツタに追従し
たパルスPwによつてデジタル信号SdにＡ−Ｄ変
換され、メモリ４に書き込まれる。
たカラー映像信号Scは、１水平周期の特定点の
みが、このカラー映像信号Scのジツタに追従し
たパルスPwによつてデジタル信号SdにＡ−Ｄ変
換され、メモリ４に書き込まれる。
一方、端子１５に基準となる安定な周波数及び
位相の垂直同期パルスPv、水平同期パルスPh、
色副搬送波Ssが供給され、その信号Ssが信号形
成回路１４に供給されて信号SsのＮ倍の周波数
のパルスPrが形成され、このパルスPrかコント
ローラ１３を通じてメモリ４に読み出し時のクロ
ツクパルスとして供給されるとともに、Ｄ−Ａコ
ンバータ５にクロツクパルスとして供給される。
位相の垂直同期パルスPv、水平同期パルスPh、
色副搬送波Ssが供給され、その信号Ssが信号形
成回路１４に供給されて信号SsのＮ倍の周波数
のパルスPrが形成され、このパルスPrかコント
ローラ１３を通じてメモリ４に読み出し時のクロ
ツクパルスとして供給されるとともに、Ｄ−Ａコ
ンバータ５にクロツクパルスとして供給される。
したがつて、端子７には時間軸補正の行われた
カラー映像信号Scが出力される。
カラー映像信号Scが出力される。
以上が、TBCの基本的な構成及び動作である。
ところで、TBCのジツタ除去の能力は、ジツ
タを持つカラー映像信号Scを、そのジツタにい
かに正確に追従してサンプリングするかによつて
決まる。これは、パルスPwがカラー映像信号Sc
のジツタと等しいジツタを持つ必要があることを
意味する。
タを持つカラー映像信号Scを、そのジツタにい
かに正確に追従してサンプリングするかによつて
決まる。これは、パルスPwがカラー映像信号Sc
のジツタと等しいジツタを持つ必要があることを
意味する。
ところが、上述のようなTBCにおいては、端
子１のカラー映像信号Scのジツタが例えば第２
図Ａに実線で示すように連続的に変化していて
も、パルスPwは、水平周期で得られるバースト
信号Sbから形成しているので、パルスPwの周波
数ないし位相は第２図Ａに波線で示すように段階
状にしか変化せず、したがつて、信号Scのジツ
タ（実線）とパルスPwの周波数ないし位相（破
線）との差分が、端子７のカラー映像信号Scに
速度誤差として残留してしまう。
子１のカラー映像信号Scのジツタが例えば第２
図Ａに実線で示すように連続的に変化していて
も、パルスPwは、水平周期で得られるバースト
信号Sbから形成しているので、パルスPwの周波
数ないし位相は第２図Ａに波線で示すように段階
状にしか変化せず、したがつて、信号Scのジツ
タ（実線）とパルスPwの周波数ないし位相（破
線）との差分が、端子７のカラー映像信号Scに
速度誤差として残留してしまう。
そこで、実際には、PLL１２から第２図Ｂに
示すように速度誤差に対応したエラー電圧Eeを
取り出し、このエラー電圧Eeにより形成回路１
４においてパルスPrを位相変調して第２図Ｃに
破線で示すような周波数ないし位相のパルスPr
とし、したがつて、端子７のカラー映像信号Sc
にほとんどジツタが残留しないようにしている。
示すように速度誤差に対応したエラー電圧Eeを
取り出し、このエラー電圧Eeにより形成回路１
４においてパルスPrを位相変調して第２図Ｃに
破線で示すような周波数ないし位相のパルスPr
とし、したがつて、端子７のカラー映像信号Sc
にほとんどジツタが残留しないようにしている。
なお、このように構成されたTBCは例えば本
願出願人の出願に係る特開昭53−148317号公報に
詳細に記載されている。すなわち、同公報には、
速度誤差を補償する方法として速度誤差成分の直
線近似を行なつて補償する方法及び速度誤差の成
分の変化率を求めてそれから曲線近似を行なつて
補償する方法が開示されている。
願出願人の出願に係る特開昭53−148317号公報に
詳細に記載されている。すなわち、同公報には、
速度誤差を補償する方法として速度誤差成分の直
線近似を行なつて補償する方法及び速度誤差の成
分の変化率を求めてそれから曲線近似を行なつて
補償する方法が開示されている。
この開示によれば、本明細書の第２図Ａに実線
で示す曲線と破線で示す直線との差分の１水平期
間の変化が実際の速度誤差変動成分に相当するの
て、この速度誤差変動成分を直線近似した同図Ｂ
に示すようなエラー電圧Eeを用いてパルスPrを
位相変調し、この位相変調したパルスPrによつ
て主記憶装置の記憶内容を読み出すことによりほ
とんど速度誤差が除去される。さらに、直線近似
にかえ、曲線近似により速度誤差変動成分を求め
ることにより、近似誤差をさらに減少する改良さ
れたTBCを得ることができる。
で示す曲線と破線で示す直線との差分の１水平期
間の変化が実際の速度誤差変動成分に相当するの
て、この速度誤差変動成分を直線近似した同図Ｂ
に示すようなエラー電圧Eeを用いてパルスPrを
位相変調し、この位相変調したパルスPrによつ
て主記憶装置の記憶内容を読み出すことによりほ
とんど速度誤差が除去される。さらに、直線近似
にかえ、曲線近似により速度誤差変動成分を求め
ることにより、近似誤差をさらに減少する改良さ
れたTBCを得ることができる。
このように第１図に示されたTBCや上記公報
に示されたTBCにおいては、直線近似または曲
線近似された速度誤差変動成分によつて読み出し
クロツクを位相変調し、この位相変調された読み
出しクロツクによつてデジタル化された映像信号
をメモリから読み出すとともに、この読み出した
信号をＤ−Ａコンバータによつてリサンプリング
するという方法により、メモリ４の読み出し側に
おいて速度誤差の除去を行なつている。
に示されたTBCにおいては、直線近似または曲
線近似された速度誤差変動成分によつて読み出し
クロツクを位相変調し、この位相変調された読み
出しクロツクによつてデジタル化された映像信号
をメモリから読み出すとともに、この読み出した
信号をＤ−Ａコンバータによつてリサンプリング
するという方法により、メモリ４の読み出し側に
おいて速度誤差の除去を行なつている。
しかし、上述のような技術による速度誤差の補
償方法においては、Ｄ−Ａコンバータ５によつて
アナログ変換された映像信号は速度誤差が除去さ
れているが、メモリ４に書き込まれたデジタル信
号Sdは速度誤差が除去されていない。したがつ
て、メモリ４から読み出されたデジタル映像信号
Sdをそのまま画面合成などのために、速度誤差
成分を含んでいない他のデジタル信号と合成処理
を行うと、色むらなどの不都合を生じてしまう。
償方法においては、Ｄ−Ａコンバータ５によつて
アナログ変換された映像信号は速度誤差が除去さ
れているが、メモリ４に書き込まれたデジタル信
号Sdは速度誤差が除去されていない。したがつ
て、メモリ４から読み出されたデジタル映像信号
Sdをそのまま画面合成などのために、速度誤差
成分を含んでいない他のデジタル信号と合成処理
を行うと、色むらなどの不都合を生じてしまう。
このため、上記した速度誤差の補償をメモリの
読み出し側で行う従来のTBCを用いてデジタル
合成処理を行う場合には、Ｄ−Ａコンバータ５の
出力信号を再度Ａ−Ｄ変換するＡ−Ｄコンバータ
を必要とするなど構成がさらに複雑になる欠点が
あつた。
読み出し側で行う従来のTBCを用いてデジタル
合成処理を行う場合には、Ｄ−Ａコンバータ５の
出力信号を再度Ａ−Ｄ変換するＡ−Ｄコンバータ
を必要とするなど構成がさらに複雑になる欠点が
あつた。
この発明は、このような問題点を解決しようと
するものである。
するものである。
このため、この発明においては、書き込みクロ
ツクを上記したような直線近似または曲線近似さ
れた速度誤差変動成分によつて位相変調し、この
位相変調された書き込みクロツクによつて再生映
像信号をＡ−Ｄ変換するとともに、メモリ４に書
き込むことにより、メモリ４に書き込まれた信号
Sdが速度誤差成分を持たないように構成する。
すなわち、上述の従来のTBCがメモリの読み出
し側において速度誤差の補償を行つているのに対
し、この発明においては、メモリの書き込み側に
おいて速度誤差の補償を行うことを特徴とするも
のである。
ツクを上記したような直線近似または曲線近似さ
れた速度誤差変動成分によつて位相変調し、この
位相変調された書き込みクロツクによつて再生映
像信号をＡ−Ｄ変換するとともに、メモリ４に書
き込むことにより、メモリ４に書き込まれた信号
Sdが速度誤差成分を持たないように構成する。
すなわち、上述の従来のTBCがメモリの読み出
し側において速度誤差の補償を行つているのに対
し、この発明においては、メモリの書き込み側に
おいて速度誤差の補償を行うことを特徴とするも
のである。
すなわち、例えば第３図に示す様に、PLL１
１２を位相比較回路３１と、この比較出力をホー
ルドする０次のホールド回路３２と、このホール
ド出力によつて発振周波数が制御されるVCO３
３と、VCO３３の発振出力を１／Ｎの周波数に
分周する分周回路３４とにより構成するととも
に、入力プロセツサ２からのカラー映像信号Sc
を１水平期間の遅延回路２１を通じてＡ−Ｄコン
バータ３に供給する。
１２を位相比較回路３１と、この比較出力をホー
ルドする０次のホールド回路３２と、このホール
ド出力によつて発振周波数が制御されるVCO３
３と、VCO３３の発振出力を１／Ｎの周波数に
分周する分周回路３４とにより構成するととも
に、入力プロセツサ２からのカラー映像信号Sc
を１水平期間の遅延回路２１を通じてＡ−Ｄコン
バータ３に供給する。
このような構成によれば、位相検出回路３１
は、バーストゲート回路１１によつてカラー映像
信号Scから取り出されたバースト信号Sbと、分
周回路３４によつてVCO３３の出力が１／Ｎの
周波数に分周された分周信号とを１水平期間ごと
に位相比較する。そして、この比較の結果は位相
誤差電圧として出力され、０次のホールド回路３
２によつてホールドされ、このホールド出力は
VCO３３に供給され、発振周波数を制御する。
このループの一連の動作によつて、VCO３３の
発振出力Pwは、バースト信号SbのＮ倍の周波数
に制御され、シーケンスコントローラ１３を通じ
てＡ−Ｄコンバータ３及びメモリ４にクロツクパ
ルスとして供給される。
は、バーストゲート回路１１によつてカラー映像
信号Scから取り出されたバースト信号Sbと、分
周回路３４によつてVCO３３の出力が１／Ｎの
周波数に分周された分周信号とを１水平期間ごと
に位相比較する。そして、この比較の結果は位相
誤差電圧として出力され、０次のホールド回路３
２によつてホールドされ、このホールド出力は
VCO３３に供給され、発振周波数を制御する。
このループの一連の動作によつて、VCO３３の
発振出力Pwは、バースト信号SbのＮ倍の周波数
に制御され、シーケンスコントローラ１３を通じ
てＡ−Ｄコンバータ３及びメモリ４にクロツクパ
ルスとして供給される。
したがつて、PLL１１２においては、上述の
一連の動作によつて形成されるパルスPwは、速
度誤差補償のために、VTRからのカラー映像信
号Scのジツタを直線近似したジツタを持つもの
とされる。これを第２図、第３図及び第４図によ
つて説明する。
一連の動作によつて形成されるパルスPwは、速
度誤差補償のために、VTRからのカラー映像信
号Scのジツタを直線近似したジツタを持つもの
とされる。これを第２図、第３図及び第４図によ
つて説明する。
すなわち、PLL１１２は、位相誤差電圧によ
つて発振周波数が制御されるVCO３３を含んで
いるので、積分ループを形成していると見なせ
る。そして、この積分ループは、位相比較回路３
１から１水平期間ごとにバースト信号Sbと分周
信号との位相誤差電圧が出力されているので、等
価的に１水平周期のサンプリングを含んでいるも
のと見なせる。したがつて、第３図の回路をラプ
ラス変換して図示すると、第４図のように表わす
ことができる。ただし、 φi：入力バースト信号Sbの位相 φp：分周信号の位相 Ｔ：サンプリング周期（１水平周期） Ｋ：ループ内の利得 である。
つて発振周波数が制御されるVCO３３を含んで
いるので、積分ループを形成していると見なせ
る。そして、この積分ループは、位相比較回路３
１から１水平期間ごとにバースト信号Sbと分周
信号との位相誤差電圧が出力されているので、等
価的に１水平周期のサンプリングを含んでいるも
のと見なせる。したがつて、第３図の回路をラプ
ラス変換して図示すると、第４図のように表わす
ことができる。ただし、 φi：入力バースト信号Sbの位相 φp：分周信号の位相 Ｔ：サンプリング周期（１水平周期） Ｋ：ループ内の利得 である。
そして、第４図において、φp（ｓ）を求めると、
φp（ｓ）＝（φi（ｓ）−φp（ｓ））Ｋ（１−e-TS）
／S2…(1) これをＺ変換すると φp（ｚ）＝KT／Ｚ−１＋KTφi（ｚ） …(2) となる。
／S2…(1) これをＺ変換すると φp（ｚ）＝KT／Ｚ−１＋KTφi（ｚ） …(2) となる。
ここで、KT＝１となるようにループ内のゲイ
ンを定めると、 φp（ｚ）＝１／Ｚφi（ｚ） …(3) となり、これを時間ｔの関数に逆変換すると、 φp（ｔ）＝φi（ｔ−Ｔ） …(4) となる。そして、この(4)式は次のことを意味して
いる。
ンを定めると、 φp（ｚ）＝１／Ｚφi（ｚ） …(3) となり、これを時間ｔの関数に逆変換すると、 φp（ｔ）＝φi（ｔ−Ｔ） …(4) となる。そして、この(4)式は次のことを意味して
いる。
すなわち、ループ内のゲインをKT＝１となる
ように定めると、VCO３３の出力の位相φpは、
Ｔ期間前のバースト信号Sbの位相φiに等しい。
つまり、このPLL１１２は、現時点でバースト
信号Sbと分周信号との位相比較が行なわれたも
のとすると、Ｔ期間後の分周信号の位相φpが現時
点の位相φpよりも値（φi−φp）の変化をするよう
に、位相誤差電圧によつてVCO３３の発振周波
数を制御しているわけである。
ように定めると、VCO３３の出力の位相φpは、
Ｔ期間前のバースト信号Sbの位相φiに等しい。
つまり、このPLL１１２は、現時点でバースト
信号Sbと分周信号との位相比較が行なわれたも
のとすると、Ｔ期間後の分周信号の位相φpが現時
点の位相φpよりも値（φi−φp）の変化をするよう
に、位相誤差電圧によつてVCO３３の発振周波
数を制御しているわけである。
ここで、新たに設定された発振周波数の分周信
号の周期をtp、１水平期間前に設定された発振周
波数の分周信号の周期をt-1とすると、Ｔ期間に
おける位相φpの変化は、新たに設定された発振周
波数の分周信号が１周期経るごとに、位相φpが期
間（tp−t-1）の位相差を累積し、この累積の合計
がＴ期間において値（φi−φp）となるような状態
を呈する。この状態を第２図に一点鎖線で示す。
この一線鎖線で表わされる位相φpの変化は、バー
スト信号Sbの位相φi、すなわち、実線で表され
るカラー映像信号Scのジツタを１水平期間遅れ
で直線近似したものとなる。
号の周期をtp、１水平期間前に設定された発振周
波数の分周信号の周期をt-1とすると、Ｔ期間に
おける位相φpの変化は、新たに設定された発振周
波数の分周信号が１周期経るごとに、位相φpが期
間（tp−t-1）の位相差を累積し、この累積の合計
がＴ期間において値（φi−φp）となるような状態
を呈する。この状態を第２図に一点鎖線で示す。
この一線鎖線で表わされる位相φpの変化は、バー
スト信号Sbの位相φi、すなわち、実線で表され
るカラー映像信号Scのジツタを１水平期間遅れ
で直線近似したものとなる。
このようにして、VCO３３の出力パルスPw
は、カラー映像信号Scのジツタと等価なジツタ
を持つものとされる。
は、カラー映像信号Scのジツタと等価なジツタ
を持つものとされる。
なお、ループ内のゲインＫは、位相比較回路３
１の出力またはホールド回路３２の出力のレベル
ゲインの制御によつて定められる。また、実際に
は、サンプリング周期Ｔはジツタによつて変動す
るが、この変動は速度誤差を検出する上では無視
できるものである。
１の出力またはホールド回路３２の出力のレベル
ゲインの制御によつて定められる。また、実際に
は、サンプリング周期Ｔはジツタによつて変動す
るが、この変動は速度誤差を検出する上では無視
できるものである。
ところで、Ａ−Ｄ変換器３においては、パルス
Pwのジツタがカラー映像信号Scに正確に対応し
ていないと、信号Scのジツタを相殺することが
できない。そこで、入力プロセツサ２の出力のカ
ラー映像信号Scを遅延回路２１によつて１水平
期間遅らせてＡ−Ｄコンバータ３に供給してい
る。
Pwのジツタがカラー映像信号Scに正確に対応し
ていないと、信号Scのジツタを相殺することが
できない。そこで、入力プロセツサ２の出力のカ
ラー映像信号Scを遅延回路２１によつて１水平
期間遅らせてＡ−Ｄコンバータ３に供給してい
る。
以上の結果、ジツタを持つたカラー映像信号
Scは、これで位相が一致し、かつ、同量のジツ
タを持つパルスPwによつてＡ−Ｄ変換され、メ
モリ４に書込まれる。したがつて、基準信号に同
期した一定周期のクロツクパルスPrによつてメ
モリ４から読み出されるデジタル信号Sdは、ジ
ツタが除去されており、速度誤差も含まれていな
い。
Scは、これで位相が一致し、かつ、同量のジツ
タを持つパルスPwによつてＡ−Ｄ変換され、メ
モリ４に書込まれる。したがつて、基準信号に同
期した一定周期のクロツクパルスPrによつてメ
モリ４から読み出されるデジタル信号Sdは、ジ
ツタが除去されており、速度誤差も含まれていな
い。
そして、Ａ−Ｄコンバータ３に供給されるカラ
ー映像信号Scは、遅延回路２１により１水平期
間遅延されているので、デジタル信号Sdがメモ
リ３に書込まれるとき、その書き込まれたデジタ
ル信号Sdはジツタが除去されている。
ー映像信号Scは、遅延回路２１により１水平期
間遅延されているので、デジタル信号Sdがメモ
リ３に書込まれるとき、その書き込まれたデジタ
ル信号Sdはジツタが除去されている。
ここで、０ホールド回路は単に速度誤差信号を
ホールドするだけの回路であるので、その０次ホ
ールド回路３２の出力信号の形態は第２図Ａに点
線で示されたように段階状波形を示しているが、
この信号VCO３３に入力されることにより、積
分された形態でVCO３３から出力されることに
なる。これはVCO３３がそれ自体積分系である
からである。
ホールドするだけの回路であるので、その０次ホ
ールド回路３２の出力信号の形態は第２図Ａに点
線で示されたように段階状波形を示しているが、
この信号VCO３３に入力されることにより、積
分された形態でVCO３３から出力されることに
なる。これはVCO３３がそれ自体積分系である
からである。
したがつて、VCO３３の出力信号であるパル
スPwは、VCO３３のフリー発振信号を第２図Ｂ
に示すような直線近似された速度誤差信号によつ
て位相変調をしたパルス信号となる。
スPwは、VCO３３のフリー発振信号を第２図Ｂ
に示すような直線近似された速度誤差信号によつ
て位相変調をしたパルス信号となる。
この０次ホールド回路に変えて１次ホールド回
路を用いれば、VCO３３に制御する信号が第２
図Ｂのような信号となるので、VCO３３の出力
信号PwはVCO３３の積分効果と相乗して前記し
た曲線近似された速度誤差信号によつて位相変調
を受けたパルスとなる。
路を用いれば、VCO３３に制御する信号が第２
図Ｂのような信号となるので、VCO３３の出力
信号PwはVCO３３の積分効果と相乗して前記し
た曲線近似された速度誤差信号によつて位相変調
を受けたパルスとなる。
したがつて、この場合は１水平期間の遅延回路
２１のかわりに２水平期間の遅延回路を使用する
だけでよいことは明らかである。同様に高次曲線
近似、例えばｎ次曲線近似（ｎは整数）する必要
がある場合、ホールド回路３２をｎ−１次ホール
ド回路とし、遅延回路２１をｎ水平期間遅延回路
とすればよい。
２１のかわりに２水平期間の遅延回路を使用する
だけでよいことは明らかである。同様に高次曲線
近似、例えばｎ次曲線近似（ｎは整数）する必要
がある場合、ホールド回路３２をｎ−１次ホール
ド回路とし、遅延回路２１をｎ水平期間遅延回路
とすればよい。
したがつて、画面合成などのためにジツタを含
まない他の同クロツク系のデジタル信号Sdとの
処理を行つても、色むらなどを生じることがな
い。
まない他の同クロツク系のデジタル信号Sdとの
処理を行つても、色むらなどを生じることがな
い。
さらに、エラー電圧Eeの取り出し及び記憶や
エラー電圧Eeによる位相変調などの処理やＡ−
Ｄコンバータが不要のため、回路を非常に簡略化
できる。
エラー電圧Eeによる位相変調などの処理やＡ−
Ｄコンバータが不要のため、回路を非常に簡略化
できる。
第５図は、この発明において、遅延回路２１の
遅延量の誤差あるいは温度特性による遅延量の変
動を除去する回路を備えた例である。すなわち、
この例においては、遅延回路２１が可変遅延回路
とされるとともに、その遅延出力がバーストゲー
ト回路４１に供給されてバースト信号Sbが取り
出され、このバースト信号Sbと分周回路３４か
らの分周信号とが位相比較回路４２に供給され、
その比較出力が遅延回路２１に制御信号として供
給される。
遅延量の誤差あるいは温度特性による遅延量の変
動を除去する回路を備えた例である。すなわち、
この例においては、遅延回路２１が可変遅延回路
とされるとともに、その遅延出力がバーストゲー
ト回路４１に供給されてバースト信号Sbが取り
出され、このバースト信号Sbと分周回路３４か
らの分周信号とが位相比較回路４２に供給され、
その比較出力が遅延回路２１に制御信号として供
給される。
したがつて、パルスPwを基準としてＡ−Ｄコ
ンバータ３に供給されるカラー映像信号Scに
APCがかかるので、入力信号Scの周波数変化な
どによる１水平期間の変動があつても、その信号
Scの位相が一定になる。
ンバータ３に供給されるカラー映像信号Scに
APCがかかるので、入力信号Scの周波数変化な
どによる１水平期間の変動があつても、その信号
Scの位相が一定になる。
このように遅延回路２１として可変遅延線を用
いれば、遅延線の遅延量のバラツキなどによる遅
延量変動を除去することができ、色相のずれを生
じるおそれがなくなる。
いれば、遅延線の遅延量のバラツキなどによる遅
延量変動を除去することができ、色相のずれを生
じるおそれがなくなる。
なお、上述において、遅延回路２１は例えば
CCDにより構成できる。
CCDにより構成できる。
第１図、第２図、第４図はこの発明を説明する
ための図、第３図、第５図はこの発明の一例の系
統図である。 ２１は遅延回路、１２はPLL、３２は０次ホ
ールド回路である。
ための図、第３図、第５図はこの発明の一例の系
統図である。 ２１は遅延回路、１２はPLL、３２は０次ホ
ールド回路である。
Claims (1)
- 【特許請求の範囲】 １ 入力映像信号に含まれる時間軸変動に応じた
書き込みクロツクを形成し、この書き込みクロツ
クによつて上記入力映像信号をＡ−Ｄ変換してデ
ジタル映像信号にするとともに、このデジタル映
像信号を順次メモリ手段に書き込み、基準信号に
基づいて作られた読み出しクロツクによつて上記
メモリ手段からその記憶内容を順次読み出して時
間軸変動の除去された出力映像信号を得るように
した映像信号の時間軸補正装置において、 上記入力映像信号から得たカラーバースト信号
と上記書き込みクロツクとを位相比較して上記書
き込みクロツクの速度誤差を検出する速度誤差検
出回路と、 上記Ａ−Ｄ変換される上記入力映像信号が上記
速度誤差に対応するように上記入力映像信号を遅
延する遅延回路とを有し、 上記速度誤差によつて上記書き込みクロツクの
位相を制御するようにした映像信号の時間軸補正
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56056041A JPS57170688A (en) | 1981-04-14 | 1981-04-14 | Jitter compensation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56056041A JPS57170688A (en) | 1981-04-14 | 1981-04-14 | Jitter compensation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170688A JPS57170688A (en) | 1982-10-20 |
| JPH0141063B2 true JPH0141063B2 (ja) | 1989-09-01 |
Family
ID=13015996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56056041A Granted JPS57170688A (en) | 1981-04-14 | 1981-04-14 | Jitter compensation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57170688A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084337B2 (ja) * | 1984-06-29 | 1996-01-17 | 株式会社日立製作所 | 時間軸エラ−補正装置 |
| JPH0620293B2 (ja) * | 1986-09-17 | 1994-03-16 | パイオニア株式会社 | 時間軸誤差補正装置 |
| JPH03106279A (ja) * | 1989-09-20 | 1991-05-02 | Sharp Corp | タイムベースコレクタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
-
1981
- 1981-04-14 JP JP56056041A patent/JPS57170688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57170688A (en) | 1982-10-20 |
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