JPH0142079B2 - - Google Patents
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- JPH0142079B2 JPH0142079B2 JP56016750A JP1675081A JPH0142079B2 JP H0142079 B2 JPH0142079 B2 JP H0142079B2 JP 56016750 A JP56016750 A JP 56016750A JP 1675081 A JP1675081 A JP 1675081A JP H0142079 B2 JPH0142079 B2 JP H0142079B2
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- Japan
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- power supply
- constant current
- current power
- semiconductor circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は一つの共通定電流電源から給電され
る複数の入力端を持つ集積デイジタル半導体回路
に関する。これらの入力端に加えられる電位レベ
ルは論理状態“１”に対応するかあるいは論理状
態“０”に対応するものであり、内部接続過程に
基づいてこれらの入力端の総てがレベル“０”に
おかれるかあるいはその中の特定の固定個数がレ
ベル“１”におかれ残りはレベル“０”におかれ
る。
る複数の入力端を持つ集積デイジタル半導体回路
に関する。これらの入力端に加えられる電位レベ
ルは論理状態“１”に対応するかあるいは論理状
態“０”に対応するものであり、内部接続過程に
基づいてこれらの入力端の総てがレベル“０”に
おかれるかあるいはその中の特定の固定個数がレ
ベル“１”におかれ残りはレベル“０”におかれ
る。
この種の半導体回路はROMメモリとして、デ
コーダとしてあるいはエンコーダとして構成する
ことができるものであるがこの発明の対象は特に
互に等しい構成を持ちフリツプフロツプとして作
られたメモリセルのマトリツクスを持つスタチツ
フ型書込み・読出しメモリである。メモリセルマ
トリツクスの各行はそれぞれ一本のワード線にま
とめられ、各列はそれぞれ少くとも一本のビツト
線にまとめられてメモリセル毎にアドレツシング
可能であり、各行の選択は電極を通して第一基準
電位におかれ制御電極によつて接続可能のトラン
ジスタと第二基準電位を与える共通定電流電源に
よつてマトリツクス行を切換える回路部分とによ
つて行われ、マトリツクス列の選択は各列に所属
するビツト線を通して行われる。
コーダとしてあるいはエンコーダとして構成する
ことができるものであるがこの発明の対象は特に
互に等しい構成を持ちフリツプフロツプとして作
られたメモリセルのマトリツクスを持つスタチツ
フ型書込み・読出しメモリである。メモリセルマ
トリツクスの各行はそれぞれ一本のワード線にま
とめられ、各列はそれぞれ少くとも一本のビツト
線にまとめられてメモリセル毎にアドレツシング
可能であり、各行の選択は電極を通して第一基準
電位におかれ制御電極によつて接続可能のトラン
ジスタと第二基準電位を与える共通定電流電源に
よつてマトリツクス行を切換える回路部分とによ
つて行われ、マトリツクス列の選択は各列に所属
するビツト線を通して行われる。
この種の半導体メモリ技術の詳細は西独国特許
第2430784号明細書に記載されている。そこに記
載されている積換え回路部分はトランジスタと抵
抗から構成されているがこの発明によればこのト
ランジスタを省略し適当な大きさを持つ抵抗によ
つて積換え回路の代とすることができる。
第2430784号明細書に記載されている。そこに記
載されている積換え回路部分はトランジスタと抵
抗から構成されているがこの発明によればこのト
ランジスタを省略し適当な大きさを持つ抵抗によ
つて積換え回路の代とすることができる。
この考えに従つてこの発明は冒頭に挙げた半導
体回路において共通定電流電源とこの電源から給
電する複数の入力端との間の結合を総て一つの抵
抗によつて形成し、これらの抵抗を総て同じ大き
さとし、その値を共通定電流電源の二つの動作状
態の電圧レベルに関係して定めることを提案す
る。
体回路において共通定電流電源とこの電源から給
電する複数の入力端との間の結合を総て一つの抵
抗によつて形成し、これらの抵抗を総て同じ大き
さとし、その値を共通定電流電源の二つの動作状
態の電圧レベルに関係して定めることを提案す
る。
定電流電源の二つの動作状態はデイジタル半導
体回路に設けられたｎ個の入力端が一方の動作状
態では論理“０”の電圧レベルにおかれ、他方の
動作状態ではデイジタル回路の構成に応じてｎ個
の入力端中のn1が論理“１”の電圧レベルに上げ
られ残りの（ｎ−n1）が論理“０”の電圧レベル
にとどめられるものとして定義される。前に挙げ
た集積スタチツク書込み・読出しメモリではn1＝
１である。この特殊な場合をまず第１図と第２図
について説明し、第３図に示した一般的な構成は
最後に説明する。
体回路に設けられたｎ個の入力端が一方の動作状
態では論理“０”の電圧レベルにおかれ、他方の
動作状態ではデイジタル回路の構成に応じてｎ個
の入力端中のn1が論理“１”の電圧レベルに上げ
られ残りの（ｎ−n1）が論理“０”の電圧レベル
にとどめられるものとして定義される。前に挙げ
た集積スタチツク書込み・読出しメモリではn1＝
１である。この特殊な場合をまず第１図と第２図
について説明し、第３図に示した一般的な構成は
最後に説明する。
第１図と第２図はバイポーラトランジスタを使
用する集積半導体メモリに対するこの発明の実施
例であり、第１図はメモリセルと共通定電流電源
との接続を示し、第２図は個々のメモリセルの構
成を示す。
用する集積半導体メモリに対するこの発明の実施
例であり、第１図はメモリセルと共通定電流電源
との接続を示し、第２図は個々のメモリセルの構
成を示す。
第２図によれば第１図にS11乃至Sonとして示さ
れているメモリセルのそれぞれが二つのnpn型バ
イポーラトランジスタt1，t2から構成され、これ
らのトランジスタは共に二つのエミツタを持ち、
ベースは他方のトランジスタのコレクタに結ば
れ、コレクタは負荷抵抗r1，r2を通して共通の第
一端子ａに結ばれ、二つのエミツタの一方が共通
の第二端子ｂに結ばれて一つのフリツプフロツプ
回路を構成する。更に負荷抵抗r1とr2は順方向に
接続されたダイオードd1とd2によつてバイパスさ
れている。トランジスタt1の第二のエミツタはメ
モリセルの第一の制御入力端Ｃとなり、トランジ
スタt2の第二のエミツタはその第二の制御入力端
ｄとなつている。
れているメモリセルのそれぞれが二つのnpn型バ
イポーラトランジスタt1，t2から構成され、これ
らのトランジスタは共に二つのエミツタを持ち、
ベースは他方のトランジスタのコレクタに結ば
れ、コレクタは負荷抵抗r1，r2を通して共通の第
一端子ａに結ばれ、二つのエミツタの一方が共通
の第二端子ｂに結ばれて一つのフリツプフロツプ
回路を構成する。更に負荷抵抗r1とr2は順方向に
接続されたダイオードd1とd2によつてバイパスさ
れている。トランジスタt1の第二のエミツタはメ
モリセルの第一の制御入力端Ｃとなり、トランジ
スタt2の第二のエミツタはその第二の制御入力端
ｄとなつている。
第２図のメモリセルを使用して組立てられたメ
モリマトリツクスは第１図に示すようにｎ行ｍ列
の構成であり第１行はセルS11，S12…S1nを、第
２行はセルS21，…S2nを保有し、順次このように
して最後の行はセルSo1乃至Sonを保有している。
モリマトリツクスは第１図に示すようにｎ行ｍ列
の構成であり第１行はセルS11，S12…S1nを、第
２行はセルS21，…S2nを保有し、順次このように
して最後の行はセルSo1乃至Sonを保有している。
各行のセルの上と下には行に平行に導線が設け
られ上側のものは符号１で、下側のものは符号２
で示されている。同様にして各列のセルの両側に
は導線３と４が列に平行に設けられている。行に
所属する導線１はこの行の総てのメモリセルの端
子ａに結ばれる。同様にしてメモリセルの端子ｂ
はその行に所属する導線２に結ばれる。同様にし
て各列のメモリセルの端子Ｃと端子ｄは図に示す
ように所属する導線３又は４に結ばれている。
られ上側のものは符号１で、下側のものは符号２
で示されている。同様にして各列のセルの両側に
は導線３と４が列に平行に設けられている。行に
所属する導線１はこの行の総てのメモリセルの端
子ａに結ばれる。同様にしてメモリセルの端子ｂ
はその行に所属する導線２に結ばれる。同様にし
て各列のメモリセルの端子Ｃと端子ｄは図に示す
ように所属する導線３又は４に結ばれている。
各導線１は第１図に示すようにそれぞれ一つの
コレクタ接続のトランジスタTzに接続される。
このトランジスタのベースはそれぞれの行の番号
がつけられている制御入力端となり、そのコレク
タはマトリツクスに対する第一動作電位VZに接
続される。この動作電位は総ての行に対して共通
である。
コレクタ接続のトランジスタTzに接続される。
このトランジスタのベースはそれぞれの行の番号
がつけられている制御入力端となり、そのコレク
タはマトリツクスに対する第一動作電位VZに接
続される。この動作電位は総ての行に対して共通
である。
列に平行な導線３と４はそれぞれ第１図に示す
ようにトランジスタTSのエミツタに接続される。
このトランジスタTZ，t1およびt2と同じくnpn型
である。トランジスタTSに対する動作電圧の印
加は通常の方法によつて行われ、この発明の要旨
に直接関係していないのでその説明は省略する。
ようにトランジスタTSのエミツタに接続される。
このトランジスタTZ，t1およびt2と同じくnpn型
である。トランジスタTSに対する動作電圧の印
加は通常の方法によつて行われ、この発明の要旨
に直接関係していないのでその説明は省略する。
この発明により行に平行な導線２はそれぞれ抵
抗Ｒを通して共通の定電流電源KQの出力端に接
続されている。総ての導線の抵抗Ｒは等しい大き
さでその値は次の考えによつて決められている。
抗Ｒを通して共通の定電流電源KQの出力端に接
続されている。総ての導線の抵抗Ｒは等しい大き
さでその値は次の考えによつて決められている。
まず各行に属する導線対１，２はこの行に対す
るワード線を構成し、各列に属する導線対３，４
はこの列に対するビツト線を構成しそれぞれに適
当な電圧を導くものであることを注意する。
るワード線を構成し、各列に属する導線対３，４
はこの列に対するビツト線を構成しそれぞれに適
当な電圧を導くものであることを注意する。
定電流電源KQは第１図の実施例の場合一つの
npnトランジスタT*によつて構成されそのコレク
タは抵抗Ｒと導線２を通してメモリセルS11乃至
Sonの接続端ｂに接続され、ベースは全回路の動
作電圧から導き出された補助電位UKに接続され
ている。更にトランジスタT*のエミツタには抵
抗RGを通して第二の動作電圧Ｖが加えられる。
npnトランジスタT*によつて構成されそのコレク
タは抵抗Ｒと導線２を通してメモリセルS11乃至
Sonの接続端ｂに接続され、ベースは全回路の動
作電圧から導き出された補助電位UKに接続され
ている。更にトランジスタT*のエミツタには抵
抗RGを通して第二の動作電圧Ｖが加えられる。
給電トランジスタTZは同時に行の選択に使用
されるものでエミツタフオロワーとして動作す
る。この場合各メモリセルに給電する行平行導線
１，２即ちワード線の充電容量はスイツチング速
度に大きな影響を与え、公知の回路と同様に積み
換えのための手段がとられている。そのためこの
発明の半導体回路では総て等しい大きさの抵抗Ｒ
が使用され、その大きさは各回路において固定さ
れた接続端個数n1と定電流電源を流れる電流に関
係する。
されるものでエミツタフオロワーとして動作す
る。この場合各メモリセルに給電する行平行導線
１，２即ちワード線の充電容量はスイツチング速
度に大きな影響を与え、公知の回路と同様に積み
換えのための手段がとられている。そのためこの
発明の半導体回路では総て等しい大きさの抵抗Ｒ
が使用され、その大きさは各回路において固定さ
れた接続端個数n1と定電流電源を流れる電流に関
係する。
第１図に示されているマトリツクスメモリでは
その回路構成からn1＝１である。これに対応して
ここでは二つの動作状態が区別される。第一の状
態では総てのワード線従つて導線２が論理“０”
のレベルを導き第二の状態ではその中の一つがレ
ベル“１”を導き、残りの（ｎ−１）がレベル
“０”を導く。この場合抵抗Ｒは式： Ｒ＝Ｕ・（ｎ＋ｋ−１）／Ｉ（ｋ−１） (1) で計算される値とする。ここでＵはワード線１，
２に加える選択電圧UAと静止電圧URの差として
与えられる電位シフトであり、ｎはメモリマトリ
ツクスの行数、ｋは選択電流IAと各ワード線を流
れる静止電流IRの比（ｋ＝IA／IR）で与えられる
状態比である。全電流は次の式： Ｉ＝IR・（ｎ−１）＋IA (2) このＩはｎ本のワード線１，２中の１本だけが
アドレスされているとき（通常アドレスはこのよ
うに行われる）ワード線全体を流れている電流を
表わしている。
その回路構成からn1＝１である。これに対応して
ここでは二つの動作状態が区別される。第一の状
態では総てのワード線従つて導線２が論理“０”
のレベルを導き第二の状態ではその中の一つがレ
ベル“１”を導き、残りの（ｎ−１）がレベル
“０”を導く。この場合抵抗Ｒは式： Ｒ＝Ｕ・（ｎ＋ｋ−１）／Ｉ（ｋ−１） (1) で計算される値とする。ここでＵはワード線１，
２に加える選択電圧UAと静止電圧URの差として
与えられる電位シフトであり、ｎはメモリマトリ
ツクスの行数、ｋは選択電流IAと各ワード線を流
れる静止電流IRの比（ｋ＝IA／IR）で与えられる
状態比である。全電流は次の式： Ｉ＝IR・（ｎ−１）＋IA (2) このＩはｎ本のワード線１，２中の１本だけが
アドレスされているとき（通常アドレスはこのよ
うに行われる）ワード線全体を流れている電流を
表わしている。
定電流電源KQから給電するデイジタル回路DS
はメモリの代りに例えばｐデコーダ中の一つ、エ
ンコーダ又はその冒頭に挙げた回路とすることが
できる。この回路DSが定電流電源から給電する
ｐ個の入力端１，２，…（ｐ−１），ｐの中の一
つだけがレベル“１”を導かれ残りは総てレベル
“０”を導かれるように構成されていると第１図
に示したメモリと同じ情況となる。この一般的の
構成のデイジタル回路DSを第３図に示す。この
場合第１図の導線２は第３図の入力端１乃至ｐと
同じものとなるから各ワード線２に挿入する抵抗
Ｒは上記の式(1)，(2)によつて計算することができ
る。
はメモリの代りに例えばｐデコーダ中の一つ、エ
ンコーダ又はその冒頭に挙げた回路とすることが
できる。この回路DSが定電流電源から給電する
ｐ個の入力端１，２，…（ｐ−１），ｐの中の一
つだけがレベル“１”を導かれ残りは総てレベル
“０”を導かれるように構成されていると第１図
に示したメモリと同じ情況となる。この一般的の
構成のデイジタル回路DSを第３図に示す。この
場合第１図の導線２は第３図の入力端１乃至ｐと
同じものとなるから各ワード線２に挿入する抵抗
Ｒは上記の式(1)，(2)によつて計算することができ
る。
n1が１より大きい特殊なケースでは式(2)に適当
な変更を加えなければならない。
な変更を加えなければならない。
第１図は集積半導体メモリとしてのこの発明の
実施例のブロツク接続図、第２図は第１図の回路
に使用されているメモリセルの接続図、第３図は
一般的なデイジタル回路の略図である。 第１図においてS11乃至Sonはメモリセル、１と
２はワード線、３と４はビツト線、KQは共通定
電流電源、Ｒは電源接続線に挿入された抵抗。
実施例のブロツク接続図、第２図は第１図の回路
に使用されているメモリセルの接続図、第３図は
一般的なデイジタル回路の略図である。 第１図においてS11乃至Sonはメモリセル、１と
２はワード線、３と４はビツト線、KQは共通定
電流電源、Ｒは電源接続線に挿入された抵抗。
Claims (1)
- 【特許請求の範囲】 １ 共通定電流電源とそれから給電される個々の
入力端との間の結合が一つの抵抗だけによつて行
われること、各入力端に対する抵抗が総て等しい
大きさを持つこと、この抵抗の大きさが定電流電
源の二つの動作状態に関係して定められているこ
とを特徴とする一つの共通の定電流電源から給電
される複数の入力端を持ち、これらの入力端に導
かれる電圧レベルは論理状態“１”又は“０”に
対応するものであり、内部回路の制御により総て
の入力端がレベル“０”に置かれるかあるいはそ
の特定の固定個数だけがレベル“１”に置かれ残
りはレベル“０”に置かれる集積デイジタル半導
体回路。 ２ 定電流電源の一つの動作状態においてはそれ
から給電される入力端の全体がレベル“０”に置
かれ、第二の動作状態においては入力端の特定の
固定個数がレベル“１”に上げられ残りはレベル
“０”にとどめられることを特徴とする特許請求
の範囲第１項記載の半導体回路。 ３ 第二の動作状態においては定電流電源から給
電される入力端の中の一つだけがレベル“１”に
上げられ残りはレル“０”にとどめられることを
特徴とする特許請求の範囲第２項記載の半導体回
路。 ４ メモリセルマトリツクスを持つスタテイツ
ク・バイポーラメモリとして構成された半導体回
路の各マトリツクス行のメモリセルに一つの共通
のワード線が所属し、このワード線の一端はコレ
クタ接続により第一動作電位に置かれたバイポー
ラトランジスタのエミツタに結ばれその他端は共
通電源と入力端を結合する抵抗を通して第二の動
作電圧を与える共通電源の出力端に結ばれ、残り
のワード線はそれぞれ一つの同じ大きさを持つ抵
抗を通してこの出力端に結ばれることを特徴とす
る特許請求の範囲第３項記載の半導体回路。 ５ 定電流電源とデイジタル回路の入力端の間を
結ぶ抵抗Ｒが次の式 Ｒ＝Ｕ・（ｐ＋ｋ−１）／Ｉ（ｋ−１） Ｕ：レベル“０”とレベル“１”の間の電
位シフト ｐ：共通電源に接続される入力端の総数 ｋ：レベル“１”におかれた入力端に導か
れる選択電流IAとレベル“０”のとき
の静止電流IRの比 Ｉ＝IR（ｎ−１）＋IA：全電流 によつて決められていることを特徴とする特許請
求の範囲第２項又は第３項記載の半導体回路。 ６ 各メモリセルがnpnバイポーラトランジスタ
を使用するフリツプフロツプとして構成されてい
ること、それに使用されるトランジスタがそれぞ
れ二つのエミツタを持ちその一つは常にマトリツ
クスの一つの行に属するメモリセルを通して対応
するワード線を構成する二つの部分導線の中電源
との結合を行なうものに接続され、他方のエミツ
タは目的とするメモリセルが属するマトリツクス
の列に対する二つのビツト線の一つに接続される
こと、各メモリセルを構成する二つのトランジス
タのコレクタはそれぞれ一つの負荷を通してマト
リツクス行のワード線の他方の部分導線に接続さ
れていることを特徴とする特許請求の範囲第３項
又は第４項記載の半導体回路。 ７ 各ワード線の定電流電源に対して反対側の部
分導線がコレクタ接続により第一動作電位に接続
されているnpnトランジスタのエミツタに接続さ
れていること、定電流電源が一つのnpnトランジ
スタによつて構成され、そのエミツタは他方の動
作電位に接続されそのコレクタは抵抗を通して各
ワード線の第二部分導線に接続されていることを
特徴とする特許請求の範囲第３項または第５項記
載の半導体回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3004565A DE3004565C2 (de) | 1980-02-07 | 1980-02-07 | Integrierte digitale Halbleiterschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56127998A JPS56127998A (en) | 1981-10-07 |
| JPH0142079B2 true JPH0142079B2 (ja) | 1989-09-08 |
Family
ID=6094015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1675081A Granted JPS56127998A (en) | 1980-02-07 | 1981-02-06 | Integrated digital semiconductor circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4400802A (ja) |
| EP (1) | EP0034712B1 (ja) |
| JP (1) | JPS56127998A (ja) |
| DE (1) | DE3004565C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| FR2522432A1 (fr) * | 1982-02-26 | 1983-09-02 | Radiotechnique Compelec | Procede pour obtenir la decharge rapide d'une rangee de matrice memoire, et circuit de decharge dynamique correspondant |
| KR920006985A (ko) * | 1990-09-19 | 1992-04-28 | 김광호 | 스테이틱램의 부하 조절회로 |
| KR960011209B1 (ko) * | 1993-12-02 | 1996-08-21 | 삼성전자 주식회사 | 비디오램 및 샘블럭에서의 피크전류 억제방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3736573A (en) * | 1971-11-11 | 1973-05-29 | Ibm | Resistor sensing bit switch |
| US3736574A (en) * | 1971-12-30 | 1973-05-29 | Ibm | Pseudo-hierarchy memory system |
| DE2430784B2 (de) * | 1974-06-26 | 1977-02-10 | Siemens AG, 1000 Berlin und 8000 München | Bipolarer halbleiterspeicher |
| JPS5247938U (ja) * | 1975-09-29 | 1977-04-05 | ||
| JPS5247937U (ja) * | 1975-09-29 | 1977-04-05 | ||
| JPS5341968A (en) * | 1976-09-29 | 1978-04-15 | Hitachi Ltd | Semiconductor circuit |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| US4168490A (en) * | 1978-06-26 | 1979-09-18 | Fairchild Camera And Instrument Corporation | Addressable word line pull-down circuit |
| FR2443118A1 (fr) * | 1978-11-30 | 1980-06-27 | Ibm France | Dispositif pour l'alimentation des memoires monolithiques |
| US4198698A (en) * | 1978-12-06 | 1980-04-15 | Fairchild Camera And Instrument Corporation | Chip select power-down control circuitry |
| JPS5831673B2 (ja) * | 1979-08-22 | 1983-07-07 | 富士通株式会社 | 半導体記憶装置 |
-
1980
- 1980-02-07 DE DE3004565A patent/DE3004565C2/de not_active Expired
-
1981
- 1981-01-26 EP EP81100553A patent/EP0034712B1/de not_active Expired
- 1981-02-03 US US06/231,005 patent/US4400802A/en not_active Expired - Fee Related
- 1981-02-06 JP JP1675081A patent/JPS56127998A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0034712B1 (de) | 1984-02-08 |
| DE3004565C2 (de) | 1984-06-14 |
| EP0034712A3 (en) | 1981-09-09 |
| US4400802A (en) | 1983-08-23 |
| JPS56127998A (en) | 1981-10-07 |
| DE3004565A1 (de) | 1981-08-13 |
| EP0034712A2 (de) | 1981-09-02 |
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|---|---|---|
| KR930006843B1 (ko) | 반도체 집적회로 | |
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