JPH0136291B2 - - Google Patents
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- Publication number
- JPH0136291B2 JPH0136291B2 JP55082488A JP8248880A JPH0136291B2 JP H0136291 B2 JPH0136291 B2 JP H0136291B2 JP 55082488 A JP55082488 A JP 55082488A JP 8248880 A JP8248880 A JP 8248880A JP H0136291 B2 JPH0136291 B2 JP H0136291B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- collector
- reference voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、縦形電流切換回路に係わる。
縦形電流切換回路は、その動作の高速性、使用
素子数が少ないことなどの為、広範囲に使用され
ているが、電流切換動作を行わせるために基準電
圧を必要とし、この基準電圧は他の回路により発
生し供給する方法が一般的に行なわれている。し
かしこの方法では基準電圧発生回路が別に必要と
なるため、使用素子数の増大消費電力の増大を招
くなどの欠点を有していた。最近の大規模集積回
路では、この基準電圧回路部の消費電力がチツプ
全体の消費電力の20−25％程度まで占めるように
なり、集積度が放熱によつて制限される大規模集
積回路では大きな問題となつていた。また、各電
流切換回路に基準電圧を供給するための配線が、
論理回路配線の制約になるなどの問題も発生して
いた。
素子数が少ないことなどの為、広範囲に使用され
ているが、電流切換動作を行わせるために基準電
圧を必要とし、この基準電圧は他の回路により発
生し供給する方法が一般的に行なわれている。し
かしこの方法では基準電圧発生回路が別に必要と
なるため、使用素子数の増大消費電力の増大を招
くなどの欠点を有していた。最近の大規模集積回
路では、この基準電圧回路部の消費電力がチツプ
全体の消費電力の20−25％程度まで占めるように
なり、集積度が放熱によつて制限される大規模集
積回路では大きな問題となつていた。また、各電
流切換回路に基準電圧を供給するための配線が、
論理回路配線の制約になるなどの問題も発生して
いた。
本発明はこれらの問題を解決し、電流切換回路
で基準電圧を発生し、自ずから該基準電圧を供給
する該形電流切換型論理回路を提案するものであ
る。
で基準電圧を発生し、自ずから該基準電圧を供給
する該形電流切換型論理回路を提案するものであ
る。
本発明によれば他からの基準電圧供給を要しな
いので前記、消費電力の問題や配線上の制約など
逃げることができる。
いので前記、消費電力の問題や配線上の制約など
逃げることができる。
次に図面により本発明を詳細に説明する。
第１図は従来の縦形電流切換回路を示す図で、
エミツタを共通接続された３組のトランジスタ
Q1〜Q6により電流切換型で縦形を構成している、
入力端子１，２に対応する基準電圧端子は６であ
り、入力端子３に対応する基準電圧は７で、それ
ぞれの基準電圧は入力される論理レベルの中央に
設定されるのが普通である。それぞれの基準電圧
は、例えば第１図右側に示したような回路で発生
され、基準電圧端子６と８、又７と９が接続され
て第１図の論理回路は動作可能となる。I1，I2は
定電流源である。
エミツタを共通接続された３組のトランジスタ
Q1〜Q6により電流切換型で縦形を構成している、
入力端子１，２に対応する基準電圧端子は６であ
り、入力端子３に対応する基準電圧は７で、それ
ぞれの基準電圧は入力される論理レベルの中央に
設定されるのが普通である。それぞれの基準電圧
は、例えば第１図右側に示したような回路で発生
され、基準電圧端子６と８、又７と９が接続され
て第１図の論理回路は動作可能となる。I1，I2は
定電流源である。
第１図から明らかなように従来の縦形電流切換
型論理回路では、縦形回路以外に基準電圧発生回
路を必要とし、更に縦形回路へ基準電圧を供給す
る為の配線が必要であつた。この為、大規模集積
回路を実現する場合、消費電力が増大したり、基
準電圧供給の配線が、他の論理配線の実現を制約
するなどの問題が生じていた。
型論理回路では、縦形回路以外に基準電圧発生回
路を必要とし、更に縦形回路へ基準電圧を供給す
る為の配線が必要であつた。この為、大規模集積
回路を実現する場合、消費電力が増大したり、基
準電圧供給の配線が、他の論理配線の実現を制約
するなどの問題が生じていた。
第２図は本発明による縦形電流切換型論理回路
の一実施例を示す図である。第１図との対応を明
確にするため、同一素子には記号にダツシユを記
している。第２図に於てトランジスタQ2′，Q4′の
エミツタにはそれぞれ抵抗RE1，RE2を介して他
のトランジスタQ1′，Q3′のエミツタと共通接続さ
れている、トランジスタQ6′のベースはトランジ
スタQ4′のエミツタに接続され更に該トランジス
タQ6′のエミツタは抵抗RE3を介してトランジスタ
Q5′のエミツタと共通接続される構成である。次
に回路動作を簡単に説明するため、Rc1′＝Rc2′＝
2R、Rc11＝Rc12＝RE1＝RE2＝RE3＝Ｒと仮定する。
入力端子１′，３′には次の４通りの入力信号が加
えられる可能性がある。
の一実施例を示す図である。第１図との対応を明
確にするため、同一素子には記号にダツシユを記
している。第２図に於てトランジスタQ2′，Q4′の
エミツタにはそれぞれ抵抗RE1，RE2を介して他
のトランジスタQ1′，Q3′のエミツタと共通接続さ
れている、トランジスタQ6′のベースはトランジ
スタQ4′のエミツタに接続され更に該トランジス
タQ6′のエミツタは抵抗RE3を介してトランジスタ
Q5′のエミツタと共通接続される構成である。次
に回路動作を簡単に説明するため、Rc1′＝Rc2′＝
2R、Rc11＝Rc12＝RE1＝RE2＝RE3＝Ｒと仮定する。
入力端子１′，３′には次の４通りの入力信号が加
えられる可能性がある。
入力端子１′ 入力端子３′
(1) HIGH HIGH
(2) HIGH LOW
(3) COW HIGH
(4) COW LOW
状態(1)では、トランジスタQ5′とトランジスタ
Q1′が導通し、出力端子５′がLOWとなる。初期
状態ではトランジスタQ1′，Q3′が非導通でQ2′の
ベースにはほぼGND電位が印加され電流切換が
困難に見えるが、Q2′が導通すると抵抗RE1により
電圧降下が起りQ1′のエミツタは低電位となりト
ランジスタQ1′のベースエミツタ間を急速に順方
向にバイアスするから、トランジスタQ1′が導通
し、Q2′は非導通となつて落ち付く。又、初期状
態に於て出力端子５′がLOW状態にあつた場合、
トランジスタQ2′のベースには論理振巾Vlの1/2
の電圧が印加され、入力端子１′へHIGHが印加
されることにより、無条件にトランジスタQ1′が
導通する。トランジスタQ6′の場合も同じ現象で
あり、最終的にはQ5′が導通することになる。状
態(2)で入力端子３′がLOWとなると、トランジス
タQ6′のベース電位の方が高くなりQ6′が導通し、
更にQ3′が導通する状態(3)、(4)についても同様な
動作によりそれぞれQ5′，Q2′（状態(3)）、Q6′，
Q4′（状態(4)）が導通する。以上の説明から明らか
なように、第２図の回路では基準電圧を自身内で
発生し、自身内の配線により論理動作することが
可能であることが分る。
Q1′が導通し、出力端子５′がLOWとなる。初期
状態ではトランジスタQ1′，Q3′が非導通でQ2′の
ベースにはほぼGND電位が印加され電流切換が
困難に見えるが、Q2′が導通すると抵抗RE1により
電圧降下が起りQ1′のエミツタは低電位となりト
ランジスタQ1′のベースエミツタ間を急速に順方
向にバイアスするから、トランジスタQ1′が導通
し、Q2′は非導通となつて落ち付く。又、初期状
態に於て出力端子５′がLOW状態にあつた場合、
トランジスタQ2′のベースには論理振巾Vlの1/2
の電圧が印加され、入力端子１′へHIGHが印加
されることにより、無条件にトランジスタQ1′が
導通する。トランジスタQ6′の場合も同じ現象で
あり、最終的にはQ5′が導通することになる。状
態(2)で入力端子３′がLOWとなると、トランジス
タQ6′のベース電位の方が高くなりQ6′が導通し、
更にQ3′が導通する状態(3)、(4)についても同様な
動作によりそれぞれQ5′，Q2′（状態(3)）、Q6′，
Q4′（状態(4)）が導通する。以上の説明から明らか
なように、第２図の回路では基準電圧を自身内で
発生し、自身内の配線により論理動作することが
可能であることが分る。
以上の説明で明らかなように本発明による縦形
電流切換回路では基準電圧が自ずから発生され、
他所からの供給を必要としないので基準電圧回路
の電力を削減し、配線制限を除くことが可能とな
る。
電流切換回路では基準電圧が自ずから発生され、
他所からの供給を必要としないので基準電圧回路
の電力を削減し、配線制限を除くことが可能とな
る。
第１図は縦来の縦形電流切換回路の構成を示す
図、第２図は本発明による縦形電流切換回路の実
施例を示す図である。 Q1〜Q6，Q1′〜Q6′……トランジスタ、Rc1，
Rc2，Rc1′，Rc2′，Rc11，Rc12，RE1，RE2，RE3…
…抵抗、I1，I2，I1′……定電流、VEE……電源。
図、第２図は本発明による縦形電流切換回路の実
施例を示す図である。 Q1〜Q6，Q1′〜Q6′……トランジスタ、Rc1，
Rc2，Rc1′，Rc2′，Rc11，Rc12，RE1，RE2，RE3…
…抵抗、I1，I2，I1′……定電流、VEE……電源。
Claims (1)
- １ 定電流源にエミツタが接続された第１のトラ
ンジスタと、該定電流源に抵抗値Ｒの第１の抵抗
を介してエミツタが接続された第２のトランジス
タと、前記第１のトランジスタのベースに接続さ
れた第１の入力端子と、前記第１のトランジスタ
のコレクタにエミツタが接続された第３のトラン
ジスタと、該第３のトランジスタのベースに接続
された第２の入力端子と、前記第１のトランジス
タのコレクタに抵抗値Ｒの第２の抵抗を介してエ
ミツタが接続された第４のトランジスタと、前記
第３のトランジスタのコレクタに抵抗値2Rの第
３の抵抗を介して接続された電源端子と、該第３
の抵抗に得られる電圧で前記第４のトランジスタ
のベースをバイアスする手段と、前記第２のトラ
ンジスタのコレクタにエミツタが接続された第５
のトランジスタと、前記第３および第５のトラン
ジスタのコレクタに接続された第１の出力端子
と、前記第２のトランジスタのコレクタにエミツ
タが抵抗値Ｒの第４の抵抗を介して接続された第
６のトランジスタと、該第６のトランジスタのエ
ミツタに得られる電圧で前記第２のトランジスタ
のベースをバイアスする手段と、前記第３の抵抗
に得られる電圧で前記第６のトランジスタのベー
スをバイアスする手段と、前記第６のトランジス
タのコレクタと前記電源端子との間に接続された
抵抗値2Rの第５の抵抗と、前記第４および第６
のトランジスタのコレクタに接続された第２の出
力端子とを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248880A JPS579134A (en) | 1980-06-18 | 1980-06-18 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248880A JPS579134A (en) | 1980-06-18 | 1980-06-18 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS579134A JPS579134A (en) | 1982-01-18 |
| JPH0136291B2 true JPH0136291B2 (ja) | 1989-07-31 |
Family
ID=13775881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248880A Granted JPS579134A (en) | 1980-06-18 | 1980-06-18 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS579134A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066518A (ja) * | 1983-09-21 | 1985-04-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5072136A (en) * | 1990-04-16 | 1991-12-10 | Advanced Micro Devices, Inc. | Ecl output buffer circuit with improved compensation |
| US5065050A (en) * | 1990-12-11 | 1991-11-12 | At&T Bell Laboratories | High-speed emitter-coupled logic buffer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3779383A (en) * | 1972-04-25 | 1973-12-18 | Becton Dickinson Co | Sealed assembly for separation of blood components and method |
| DE2723386C3 (de) * | 1976-06-01 | 1981-08-13 | Motorola, Inc., 60196 Schaumburg, Ill. | Logik Schaltungsanordnung |
-
1980
- 1980-06-18 JP JP8248880A patent/JPS579134A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS579134A (en) | 1982-01-18 |
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