JPH0142084B2 - - Google Patents
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- JPH0142084B2 JPH0142084B2 JP5949681A JP5949681A JPH0142084B2 JP H0142084 B2 JPH0142084 B2 JP H0142084B2 JP 5949681 A JP5949681 A JP 5949681A JP 5949681 A JP5949681 A JP 5949681A JP H0142084 B2 JPH0142084 B2 JP H0142084B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- pattern
- film
- photoresist
- transparent conductive
- Prior art date
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Surface Treatment Of Glass (AREA)
- Non-Insulated Conductors (AREA)
- Manufacturing Of Electric Cables (AREA)
Description
【発明の詳細な説明】
本発明は、電極パターンの形成法に関するもの
である。
である。
従来、液晶表示装置、エレクトロクロミツク表
示装置、電気泳動表示装置等に於ける表示用電極
材料として、酸化インジウム（In2O3）、酸化スズ
（SnO2）等の透明導電膜が用いられている。ま
た、液晶表示装置においては、情報量の増加に伴
ない電極パターンがゼグメントパターンからドツ
トマトリツクスパターンへと移行しつつあり、電
極パターンの微細化が進行している。しかしなが
ら、電極パターンが微細化されるに従つて、次に
述べるような問題点が発生する。
示装置、電気泳動表示装置等に於ける表示用電極
材料として、酸化インジウム（In2O3）、酸化スズ
（SnO2）等の透明導電膜が用いられている。ま
た、液晶表示装置においては、情報量の増加に伴
ない電極パターンがゼグメントパターンからドツ
トマトリツクスパターンへと移行しつつあり、電
極パターンの微細化が進行している。しかしなが
ら、電極パターンが微細化されるに従つて、次に
述べるような問題点が発生する。
液晶表示用電極パターンにおいて、電極間のリ
ークの問題については超音波カツター、レーザー
カツター、電流による焼切り等により修正可能で
あるが、電極の断線については修正が困難で１箇
所でも存在すれば商品としての価値が損なわれ
る。特に数μｍ〜数十μｍのパターン幅を持つ透
明導電膜フアインパターン形成においては、レジ
ストコート時の0.数μｍ〜数μｍのゴミの混入に
よる、レジストの損傷、操作途中でのレジストの
損傷等による断線は致命的となる。
ークの問題については超音波カツター、レーザー
カツター、電流による焼切り等により修正可能で
あるが、電極の断線については修正が困難で１箇
所でも存在すれば商品としての価値が損なわれ
る。特に数μｍ〜数十μｍのパターン幅を持つ透
明導電膜フアインパターン形成においては、レジ
ストコート時の0.数μｍ〜数μｍのゴミの混入に
よる、レジストの損傷、操作途中でのレジストの
損傷等による断線は致命的となる。
第１図Ａ，Ｂ，Ｃ，Ｄ，Ｅは従来の透明導電膜
パターン形成法を説明する製造工程図である。
パターン形成法を説明する製造工程図である。
第１図Ａに示すガラス基板１上に透明導電膜と
して酸化スズのドープされた酸化インジウム２を
エレクトロンビーム法で真空蒸着する。この時の
蒸着条件は基板温度で350℃、真空度2.6×
10-4torr（O2リーク）蒸着速度１〜1.5Å／secと
し、膜厚約1300Åの酸化インジウム２を形成す
る。次に第１図Ｂに示す如く、透明導電膜である
酸化インジウム２上にフオトレジストAZ1350J
（シユプレイ・フア・イースト社製）３をコート
し、プレベークを90℃で15分間行なう。この工程
で混入したゴミ４はフオトレジスト３内へ内包さ
れる。次に、第１図Ｃに示す如くフオトマスク５
を用いて超高圧水銀燈により出力500Wで約18秒
間露光した後現像する。この時の現像はAZデイ
ベロツパーと水の混合溶液を用いて20℃で60秒間
行ない第１図Ｄに示すレジストパターン８を得
る。この工程で生じる断線不良モードは、ゴミ４
による断線６あるいは、露光から現像後までにお
けるレジストの損傷による断線７である。現像
後、水洗し、ポストベークを120℃で20分間行な
い、FeCl3−HCl系のエツチング液を用いて40〜
45℃で２〜３分間エツチングする。次にフオトレ
ジストをアセトンで剥離し、第１図Ｅに示す如く
酸化インジウム透明電極パターン１１を得る。こ
の時レジストのパターンの断線不良が、そのまま
酸化インジウム透明電極パターンの断線不良９，
１０となつて現われてくる。このように、電極パ
ターン上に断線が発生するとその電極基板は、修
正不可能であり実用品として使用できなくなる。
して酸化スズのドープされた酸化インジウム２を
エレクトロンビーム法で真空蒸着する。この時の
蒸着条件は基板温度で350℃、真空度2.6×
10-4torr（O2リーク）蒸着速度１〜1.5Å／secと
し、膜厚約1300Åの酸化インジウム２を形成す
る。次に第１図Ｂに示す如く、透明導電膜である
酸化インジウム２上にフオトレジストAZ1350J
（シユプレイ・フア・イースト社製）３をコート
し、プレベークを90℃で15分間行なう。この工程
で混入したゴミ４はフオトレジスト３内へ内包さ
れる。次に、第１図Ｃに示す如くフオトマスク５
を用いて超高圧水銀燈により出力500Wで約18秒
間露光した後現像する。この時の現像はAZデイ
ベロツパーと水の混合溶液を用いて20℃で60秒間
行ない第１図Ｄに示すレジストパターン８を得
る。この工程で生じる断線不良モードは、ゴミ４
による断線６あるいは、露光から現像後までにお
けるレジストの損傷による断線７である。現像
後、水洗し、ポストベークを120℃で20分間行な
い、FeCl3−HCl系のエツチング液を用いて40〜
45℃で２〜３分間エツチングする。次にフオトレ
ジストをアセトンで剥離し、第１図Ｅに示す如く
酸化インジウム透明電極パターン１１を得る。こ
の時レジストのパターンの断線不良が、そのまま
酸化インジウム透明電極パターンの断線不良９，
１０となつて現われてくる。このように、電極パ
ターン上に断線が発生するとその電極基板は、修
正不可能であり実用品として使用できなくなる。
本発明は上述の問題点に鑑み、技術的手段を駆
使することにより製造工程時に発生する電極パタ
ーンの断線を防止した新規有用な電極パターン形
成法を提供することを目的とするものである。
使することにより製造工程時に発生する電極パタ
ーンの断線を防止した新規有用な電極パターン形
成法を提供することを目的とするものである。
本発明の具体的構成は透明導電膜上に絶縁膜を
コートし、この絶縁膜をまずパターン化した後レ
ジストを剥離して新たにレジストをコートし、絶
縁膜と同一のレジストパターンを形成する工程
と、この工程の後、透明導電膜をエツチングし、
その上層のレジスト、絶縁膜を取り去つてパター
ン化を行なう工程より成るものである。このよう
なすることにより、絶縁膜で断線あるいはピンホ
ールモードが存在しても、次の絶縁膜と同一のパ
ターン化を行なう際にレジストの損傷と前の損傷
とが重なる確率は極めて少なく、事実上ほとんど
無くなり、断線不良率の低い透明導電膜パターン
を形成することができる。また絶縁膜はSiO2、
Si3N4等の無機質絶縁膜から成り、フオトレジス
トや溶媒に溶解することがないため、フオトレジ
ストを堆積した場合でもパターンくずれがなく高
精度の電極パターンを得ることができる。
コートし、この絶縁膜をまずパターン化した後レ
ジストを剥離して新たにレジストをコートし、絶
縁膜と同一のレジストパターンを形成する工程
と、この工程の後、透明導電膜をエツチングし、
その上層のレジスト、絶縁膜を取り去つてパター
ン化を行なう工程より成るものである。このよう
なすることにより、絶縁膜で断線あるいはピンホ
ールモードが存在しても、次の絶縁膜と同一のパ
ターン化を行なう際にレジストの損傷と前の損傷
とが重なる確率は極めて少なく、事実上ほとんど
無くなり、断線不良率の低い透明導電膜パターン
を形成することができる。また絶縁膜はSiO2、
Si3N4等の無機質絶縁膜から成り、フオトレジス
トや溶媒に溶解することがないため、フオトレジ
ストを堆積した場合でもパターンくずれがなく高
精度の電極パターンを得ることができる。
以下、本発明を実施例に従つて図面を参照しな
がら詳説する。
がら詳説する。
第２図Ａ乃至Ｌは本発明の１実施例を示す電極
パターンの製造工程図である。第２図Ａに示す如
くガラス基板１上に透明導電膜である酸化スズの
ドープされた酸化インジウム２を真空蒸着する。
この時の蒸着条件は基板温度350℃、真空度2.6×
10-4torr（O2リーク）蒸着速度１〜1.5Å／secで
あり、膜厚約1300Åの酸化インジウム２を形成す
る。酸化インジウム２上にケミカルヴエイパーデ
イポジシヨン法（以下C.V.D法と略す）を用いて
第２図Ｂに示す如く酸化ケイ素（SiO2）膜１２
（Tempress Microelectronics製 Pyrox1000）
を堆積する。C.V.D法に於ける製作条件は、基板
温度を450℃、ガス及びガス流速を５％SiH4−0.4
／min、O2−0.76／minとし、膜厚3000Åの
酸化ケイ素膜１２を得る。次に酸化ケイ素膜１２
を３％ヘキサメチルジシラザン／トルエン溶液で
処理した後第２図Ｃに示す如くフオトレジスト
AZ1350J（シユプレイ・フア・イースト社製）３
をスピンナーコートする。この時のコート条件は
共和理研製スピンナー360SW500を用い、膜厚を
約2.0μｍとする。この工程で混入したゴミ４はフ
オトレジスト３内に内包される。次にプレベーク
を90℃で15分間行なつた後、第２図Ｄに示す如く
フオトマスク５を用いて超高圧水銀燈により出力
500Wで約18秒間露光した後現像する。現像AZデ
イベロツパー（シユプレイ・フア・イースト社
製）−水系の溶液を用いて20℃60秒間行ない、水
洗後第２図Ｅに示す如くレジストパターン８を得
る。この工程で発生する断線不良モードは、前述
した如くゴミ４による断線６及び露光から現像後
までにおけるレジストの損傷による断線７であ
る。この断線部６，７を第２図Ｅに拡張して示
す。その後CVD法により酸化ケイ素膜１２のド
ライエツチングを行なつて第２図Ｆに示すような
断線部６，７の影響を受けた酸化ケイ素膜１２の
パターンを得る。エツチング条件はULVAC製
ME−53−5041を用い、ガス及びガス流量をCF4
−30sccMガス圧をCF4−0.05torrRF出力を400W
エツチング時間を５分間に設定する。次にアセト
ンあるいはO2プラズマを用いてレジスト８の剥
離を行なうことにより第２図Ｇに示す如く酸化ケ
イ素膜パターン１３が露呈される。この際レジス
トパターン８の断線部６及び７がパターンの断線
不良１４及び１５となつて現われる。このまま酸
化ケイ素膜１３をマスクとして下層の酸化インジ
ウム２のエツチングを行なえば、前述した如く断
線不良の酸化インジウム電極パターンが形成され
てしまうため、本実施例では第２図Ｈに示す如く
さらにフオトレジストAZ1350J（シユプレイ・フ
ア・イースト社製）３′を酸化ケイ素膜パターン
１３及び酸化インジウム膜２上にスピンナーを用
いてコートする。スピンナーは共和理研製スピン
ナー360SW500を用い、スピン回転数3700rpmで
膜厚約2.0μｍのレジスト膜３′を形成する。次に、
90℃で15分間プレベークを行なつた後、第２図Ｄ
で用いたものと同様のフオトマスク５を用いて第
２図Ｉに示す如く超高圧水銀燈により出力500W
で約18秒間の露光を行なつた後現像する。現像液
はAZデイベロツパー一水系の溶液を用いて20℃
で60秒間現像を行なつた後水洗を行ない第２図Ｊ
に示す如くフオトレジスト／酸化ケイ素膜パター
ン８′を得る。レジストコートから現像後までの
工程で発生したレジストの損傷１６を第２図Ｊに
示す。発生したレジストの損傷１６の個所と前の
酸化ケイ素膜パターン１３の断線不良１４，１５
とが重なることは確率論的にみて極めて少なく事
実上無に等しい。そこで次にフオトレジスト
３′／酸化ケイ素膜パターン１３をマスクとして
下層の酸化インジウム２をFeCl3−HcCl系の溶液
を用いて40℃で２〜３分間のエツチングを行な
う。その結果、第２図Ｋに示す如くフオトレジス
ト３′／酸化ケイ素膜パターン１３／酸化インジ
ウム膜パターン１７が得られる。その後O2プラ
ズマでフオトレジストを剥離し、CF4プラズマで
酸化ケイ素膜パターン１３を剥離して第２図Ｌに
示す酸化インジウム電極パターン１７′を得る。
パターンの製造工程図である。第２図Ａに示す如
くガラス基板１上に透明導電膜である酸化スズの
ドープされた酸化インジウム２を真空蒸着する。
この時の蒸着条件は基板温度350℃、真空度2.6×
10-4torr（O2リーク）蒸着速度１〜1.5Å／secで
あり、膜厚約1300Åの酸化インジウム２を形成す
る。酸化インジウム２上にケミカルヴエイパーデ
イポジシヨン法（以下C.V.D法と略す）を用いて
第２図Ｂに示す如く酸化ケイ素（SiO2）膜１２
（Tempress Microelectronics製 Pyrox1000）
を堆積する。C.V.D法に於ける製作条件は、基板
温度を450℃、ガス及びガス流速を５％SiH4−0.4
／min、O2−0.76／minとし、膜厚3000Åの
酸化ケイ素膜１２を得る。次に酸化ケイ素膜１２
を３％ヘキサメチルジシラザン／トルエン溶液で
処理した後第２図Ｃに示す如くフオトレジスト
AZ1350J（シユプレイ・フア・イースト社製）３
をスピンナーコートする。この時のコート条件は
共和理研製スピンナー360SW500を用い、膜厚を
約2.0μｍとする。この工程で混入したゴミ４はフ
オトレジスト３内に内包される。次にプレベーク
を90℃で15分間行なつた後、第２図Ｄに示す如く
フオトマスク５を用いて超高圧水銀燈により出力
500Wで約18秒間露光した後現像する。現像AZデ
イベロツパー（シユプレイ・フア・イースト社
製）−水系の溶液を用いて20℃60秒間行ない、水
洗後第２図Ｅに示す如くレジストパターン８を得
る。この工程で発生する断線不良モードは、前述
した如くゴミ４による断線６及び露光から現像後
までにおけるレジストの損傷による断線７であ
る。この断線部６，７を第２図Ｅに拡張して示
す。その後CVD法により酸化ケイ素膜１２のド
ライエツチングを行なつて第２図Ｆに示すような
断線部６，７の影響を受けた酸化ケイ素膜１２の
パターンを得る。エツチング条件はULVAC製
ME−53−5041を用い、ガス及びガス流量をCF4
−30sccMガス圧をCF4−0.05torrRF出力を400W
エツチング時間を５分間に設定する。次にアセト
ンあるいはO2プラズマを用いてレジスト８の剥
離を行なうことにより第２図Ｇに示す如く酸化ケ
イ素膜パターン１３が露呈される。この際レジス
トパターン８の断線部６及び７がパターンの断線
不良１４及び１５となつて現われる。このまま酸
化ケイ素膜１３をマスクとして下層の酸化インジ
ウム２のエツチングを行なえば、前述した如く断
線不良の酸化インジウム電極パターンが形成され
てしまうため、本実施例では第２図Ｈに示す如く
さらにフオトレジストAZ1350J（シユプレイ・フ
ア・イースト社製）３′を酸化ケイ素膜パターン
１３及び酸化インジウム膜２上にスピンナーを用
いてコートする。スピンナーは共和理研製スピン
ナー360SW500を用い、スピン回転数3700rpmで
膜厚約2.0μｍのレジスト膜３′を形成する。次に、
90℃で15分間プレベークを行なつた後、第２図Ｄ
で用いたものと同様のフオトマスク５を用いて第
２図Ｉに示す如く超高圧水銀燈により出力500W
で約18秒間の露光を行なつた後現像する。現像液
はAZデイベロツパー一水系の溶液を用いて20℃
で60秒間現像を行なつた後水洗を行ない第２図Ｊ
に示す如くフオトレジスト／酸化ケイ素膜パター
ン８′を得る。レジストコートから現像後までの
工程で発生したレジストの損傷１６を第２図Ｊに
示す。発生したレジストの損傷１６の個所と前の
酸化ケイ素膜パターン１３の断線不良１４，１５
とが重なることは確率論的にみて極めて少なく事
実上無に等しい。そこで次にフオトレジスト
３′／酸化ケイ素膜パターン１３をマスクとして
下層の酸化インジウム２をFeCl3−HcCl系の溶液
を用いて40℃で２〜３分間のエツチングを行な
う。その結果、第２図Ｋに示す如くフオトレジス
ト３′／酸化ケイ素膜パターン１３／酸化インジ
ウム膜パターン１７が得られる。その後O2プラ
ズマでフオトレジストを剥離し、CF4プラズマで
酸化ケイ素膜パターン１３を剥離して第２図Ｌに
示す酸化インジウム電極パターン１７′を得る。
上記工程に於いて、絶縁膜の厚さは、1000Åよ
り薄いとピンホールが多くなり下層の透明導電膜
のパターン形成においてサイド端面が円滑になら
ないという問題があり、5000Åより厚いと最後に
透明導電膜上の絶縁膜をドライエツチング法で剥
離する場合、露出したガラス基板面が同時にエツ
チングされ透明導電膜に対して段差が生じ、透明
導電膜下のガラス面が弱くなつたり、端子取り出
し電極の断線等の問題が生じてくる。従つて絶縁
膜は1000Å〜5000Å程度とすることが望ましい。
り薄いとピンホールが多くなり下層の透明導電膜
のパターン形成においてサイド端面が円滑になら
ないという問題があり、5000Åより厚いと最後に
透明導電膜上の絶縁膜をドライエツチング法で剥
離する場合、露出したガラス基板面が同時にエツ
チングされ透明導電膜に対して段差が生じ、透明
導電膜下のガラス面が弱くなつたり、端子取り出
し電極の断線等の問題が生じてくる。従つて絶縁
膜は1000Å〜5000Å程度とすることが望ましい。
以上の工程により透明導電膜の酸化インジウム
電極パターンを形成すれば、断線不良モードの極
めて少ない若しくは皆無の電極が形成可能であ
る。
電極パターンを形成すれば、断線不良モードの極
めて少ない若しくは皆無の電極が形成可能であ
る。
なお、絶縁膜としてCVD法で形成した酸化ケ
イ素膜（SiO2）の代わりに、プラズマケミカル
ヴエイパーデイポジシヨン法等により堆積した窒
化シリコン（Si3N4）膜を用いても同様の効果が
得られた。その他Y2O3、TiO3、GeO2、Ta2O5等
の酸化膜も適用可能である。
イ素膜（SiO2）の代わりに、プラズマケミカル
ヴエイパーデイポジシヨン法等により堆積した窒
化シリコン（Si3N4）膜を用いても同様の効果が
得られた。その他Y2O3、TiO3、GeO2、Ta2O5等
の酸化膜も適用可能である。
第１図Ａ乃至Ｅは従来の電極パターンの形成法
を説明する製造工程図である。第２図Ａ乃至Ｌは
本発明の１実施例を示す電極パターンの形成法の
製造工程図である。 １……ガラス基板、２……酸化インジウム膜、
３，３′……フオトレジスト、６，７，１６……
レジスト断線部、８……レジストパターン、１２
……絶縁膜、１３……絶縁膜パターン、１４，１
５……絶縁膜断線部、１７′……酸化インジウム
パターン。
を説明する製造工程図である。第２図Ａ乃至Ｌは
本発明の１実施例を示す電極パターンの形成法の
製造工程図である。 １……ガラス基板、２……酸化インジウム膜、
３，３′……フオトレジスト、６，７，１６……
レジスト断線部、８……レジストパターン、１２
……絶縁膜、１３……絶縁膜パターン、１４，１
５……絶縁膜断線部、１７′……酸化インジウム
パターン。
Claims (1)
- 【特許請求の範囲】 １ 基板上に順次透明導電膜、無機質絶縁膜、第
１のフオトレジストを堆積して３層構造を形成す
る工程と、前記第１のフオトレジストをパターン
加工し、前記無機質絶縁膜を被成形体として前記
無機質絶縁膜に対応するパターンをエツチング成
形する工程と、前記第１のフオトレジストを除去
した後前記無機質絶縁膜上に第２のフオトレジス
トを堆積する工程と、該第２のフオトレジストを
パターン加工して前記無機質絶縁膜と同一のパタ
ーンを前記無機質絶縁膜上に重畳せしめる工程
と、前記無機質絶縁膜及び第２のフオトレジスト
の重畳体をマスクとし前記透明導電膜を被成形体
としてエツチングにより前記透明導電膜をパター
ン成形して電極パターンを得る工程と、を具備し
て成る電極パターン形成法。 ２ 無機質絶縁膜として酸化ケイ素又は窒化ケイ
素を用いた特許請求の範囲第１項記載の電極パタ
ーン形成法。 ３ 無機質絶縁膜の厚さを1000Å〜5000Åに設定
した特許請求の範囲第１項又は第２項記載の電極
パターン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5949681A JPS57174808A (en) | 1981-04-17 | 1981-04-17 | Method of forming electrode pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5949681A JPS57174808A (en) | 1981-04-17 | 1981-04-17 | Method of forming electrode pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174808A JPS57174808A (en) | 1982-10-27 |
| JPH0142084B2 true JPH0142084B2 (ja) | 1989-09-11 |
Family
ID=13114945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5949681A Granted JPS57174808A (en) | 1981-04-17 | 1981-04-17 | Method of forming electrode pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174808A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59170881A (ja) * | 1983-03-17 | 1984-09-27 | セイコーインスツルメンツ株式会社 | 液晶パネル用電極形成方法 |
| JPS6199216A (ja) * | 1984-10-19 | 1986-05-17 | 凸版印刷株式会社 | 微細パタ−ン電極の製造方法 |
| US9952355B1 (en) * | 2017-03-13 | 2018-04-24 | Goodrich Corporation | Spatially controlled conductivity in transparent oxide coatings |
-
1981
- 1981-04-17 JP JP5949681A patent/JPS57174808A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174808A (en) | 1982-10-27 |
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