JPH0142128B2 - - Google Patents
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- JPH0142128B2 JPH0142128B2 JP62078250A JP7825087A JPH0142128B2 JP H0142128 B2 JPH0142128 B2 JP H0142128B2 JP 62078250 A JP62078250 A JP 62078250A JP 7825087 A JP7825087 A JP 7825087A JP H0142128 B2 JPH0142128 B2 JP H0142128B2
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- JP
- Japan
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- mask
- diffusion layer
- pattern
- alignment
- source
- Prior art date
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS型電界効果トランジスタの製
造方法に関し、特にMOS型電界効果トランジス
タの製造工程に於けるマスク合わせ用パターンの
形状及びマスク合わせの手段に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a MOS field effect transistor, and in particular to a method for manufacturing a MOS field effect transistor, and in particular, the shape of a pattern for mask alignment and the method for mask alignment in the manufacturing process of a MOS field effect transistor. Concerning means.
本発明の目的は、半導体製造上のマスク合わせ
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つたMOS型電界効果トランジスタの
製造方法を提供することである。
An object of the present invention is to facilitate the mask alignment process in semiconductor manufacturing, reduce the mutual deviation between semiconductor constituent patterns accumulated in each mask alignment process, and improve precision in the manufacturing process. An object of the present invention is to provide a method for manufacturing a MOS field effect transistor that achieves the following.
一般にマスク合わせ工程に於ては、或る工程で
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
Generally, in the mask alignment process, a pattern as shown in Figure 1a is formed on a layer manufactured in a certain process, and a pattern as shown in Figure 1B is included in the mask used in the process of forming the next layer. Alignment between each layer is achieved by overlapping the patterns.
従来のマスク合わせ工程に於けるマスク合わせ
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体装置上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。 The shape of the pattern for mask matching in the conventional mask matching process has the shape as shown in FIG. Pattern 3 is formed on the semiconductor device at the same time using the second mask.
The pattern 4 included in the third mask is superimposed on the third mask to perform mask alignment of the third mask, and thereafter mask alignment of the fourth, fifth, etc. masks is performed in the same manner. However, if this method is used, since all the mask alignment patterns in each mask alignment process have the same shape, it becomes unclear to determine the mask alignment position in the process, and it is necessary to compare and confirm with the internal semiconductor configuration pattern. This causes a decline in work efficiency.
一方防止策として、前記欠点を補うべく第３図
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。 On the other hand, as a preventive measure, in order to compensate for the above-mentioned defects, a pattern for mask alignment is formed at the same location as shown in FIG.
A method is also used in which the patterns 10 and 11 included in the third mask are sequentially superimposed on the pattern 10.
然るに、前記マスク合わせ手段は単に一段階前
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。 However, since the mask alignment means simply performs mask alignment based on the pattern formed by the mask used in the previous step, errors due to deviations that occur in each mask alignment as the manufacturing process progresses are The worst value of the cumulative error is (error caused by one mask alignment) x (total number of masks - 1).
具体的一例として相補型MOS電界効果トラン
ジスタ製造工程の一部に関して述べる。 As a specific example, a part of the manufacturing process of a complementary MOS field effect transistor will be described.
相補型MOS電界効果トランジスタは、一般に
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツト上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。 A complementary MOS field effect transistor generally has a structure as shown in FIG. 4, and to obtain the structure shown in FIG. 4, at least an N channel substrate 13 and a P channel source/drain are formed.
P + diffusion layer 14, N + diffusion layer 15 forming the N channel source/drain, gate insulating layer 16, contact portion 17 between the diffusion layer and metal electrode, metal electrode 18,
Seven masks are required to form each of the apertures on the input and output parts of the surface protection film, and are typically N +
The diffusion layer has a smaller diffusion coefficient than the P + diffusion layer, so
It is assumed that they are formed after the P + diffusion layer and that they are formed in the order described above.
前述の如く、従来の相補型MOS電界効果トラ
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一段階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレイン拡
散層１４を形成する時マスク合わせの基準となる
マスクは、Ｎチヤネルサブストレート１３を形成
するパターンを有するマスクであり、またＮチヤ
ネルソース・ドレイン拡散層１５を形成する時マ
スク合わせの基準はＰチヤネルソース・ドレイン
拡散層１４を形成するパターンを有するマスクで
あり、更にゲート絶縁層１６を形成する時マスク
合わせの基準は、Ｎチヤネルソース・ドレイン拡
散層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
As mentioned above, during mask alignment in the conventional complementary MOS field effect transistor manufacturing process, the mask used in any manufacturing process is simply the mask formed by the mask used one step before the process. Since mask alignment is performed using the alignment pattern as a reference, when manufacturing the MOS field effect transistor, the mask used as a reference for mask alignment when forming the P channel source/drain diffusion layer 14 is used to form the N channel substrate 13. In addition, when forming the N-channel source/drain diffusion layer 15, the mask alignment standard is a mask having a pattern for forming the P-channel source/drain diffusion layer 14, and the gate insulating layer 16. The standard for mask alignment during formation is a mask having a pattern for forming the N-channel source/drain diffusion layer 15. Since mask alignment is similarly performed in all subsequent steps using the mask used one step before the step as a reference, errors occurring in each mask alignment can be accumulated.
その一例として、ソース・ドレイン拡散層１
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のような配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。 As an example, source/drain diffusion layer 1
4. Considering the case where the channel portion consisting of the gate insulating layer 16 and the metal electrode 18 is arranged as shown in FIG. If this occurs, errors due to misalignment will accumulate, and as shown in FIG. 6, it will not be possible to obtain the overlap between the source/drain diffusion layer 14 and the metal electrode 18, which was considered in the pattern design as shown in FIG. 5, and a channel will be formed. becomes difficult.
従つて半導体生産歩留りを向上させる為にこう
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。 Therefore, in order to improve the semiconductor production yield, it is necessary to design a pattern with a margin in consideration of the accumulated errors caused by the alignment accuracy, which is a cause of a decrease in the degree of integration and further a decrease in productivity.
本発明は、かかる従来の欠点を除去したもの
で、ソース・ドレイン拡散層を形成する工程以降
の複数の工程に使用される各マスクに対応する複
数のマスク合せ用パターン形状が設けられたソー
ス・ドレイン拡散層を規定するためのマスクを用
いて、前記ソース・ドレイン拡散層となる領域を
確定すると共に、前記複数のマスク合せ用パター
ン形状を半導体基板上に形成する工程、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り前記半導体基板上に形成された前記複数のマス
ク合せ用パターン形状に、それらのマスク合せ用
パターン形状に対応する前記複数の工程に使用さ
れる各マスクをそれぞれ重ねることによりマスク
合せすることを特徴とする。
The present invention eliminates such conventional drawbacks, and has a source/drain diffusion layer provided with a plurality of mask matching pattern shapes corresponding to each mask used in a plurality of steps after the step of forming a source/drain diffusion layer. a step of determining a region to become the source/drain diffusion layer using a mask for defining the drain diffusion layer, and forming a pattern shape for matching the plurality of masks on the semiconductor substrate, the source/drain diffusion layer; By superimposing each mask used in the plurality of steps corresponding to the shape of the pattern for mask matching on the shape of the pattern for matching the plurality of masks formed on the semiconductor substrate using the mask for defining the shape of the pattern. It is characterized by matching masks.
以下に、本発明の実施例を述べる。まず、本発
明を説明するための第８図ａ，ｂ、第９図ａ〜
ｄ、第１０図ａ〜ｄについて述べる。第８図の如
き形状によるマスク合わせ用パターンを用い、同
図ａの如く形成されたパターンに同図ｂの如きパ
ターンを重ねる手段を採用し、第９図ａ，ｂ，
ｃ，ｄの如く、各マスク合わせ毎に異なつた形状
を持たせ、マスク合わせ工程に於て、該形状で重
ねるべき位置を明確に判別し得ることにより、該
工程の作業能率を向上させている。また第８図及
び第９図ａ，ｂ，ｃ，ｄの如き本発明を説明する
ためのマスク合わせ用パターンの形状の優れてい
る点は、該パターンの外側の辺でマスク合わせが
出来るばかりでなく、内側の辺によりマスク合わ
せの出来ることから、マスク合わせ操作が容易と
なり、アライメント精度も向上する。
Examples of the present invention will be described below. First, for explaining the present invention, FIGS. 8a and b, and FIGS. 9a to 9
d, and FIGS. 10 a to d will be described. Using a pattern for mask alignment having the shape as shown in FIG. 8, a means for superimposing a pattern as shown in FIG. 9 b on the pattern formed as shown in FIG.
As shown in c and d, a different shape is provided for each mask alignment, and in the mask alignment process, the position at which the masks should be overlapped can be clearly determined based on the shape, thereby improving the work efficiency of the process. . Furthermore, the advantage of the shape of the mask alignment patterns for explaining the present invention as shown in FIGS. Since the masks can be aligned using the inner edges, the mask alignment operation becomes easier and the alignment accuracy improves.
本発明を説明するための他のマスク合わせ用パ
ターンの形状は、第１０図ａ，ｂ，ｃ，ｄの如き
数字形であり且つマスク合わせを行おうとするマ
スク番号と一致させ、或いはマスク合わせ工程の
順に番号をつけることによりマスク合わせ工程に
於ける合わせ位置の判別が容易となり、同時に、
使用しようとするマスクの確認も可能となる。但
し該パターンを数字形でなく、文字形とし、マス
クの種別を意味する文字を用いる手段によつても
同様の結果を得ることが出来る。 Other shapes of the mask matching patterns for explaining the present invention are in the form of numbers as shown in FIGS. By numbering in the order of
It is also possible to check the mask you are trying to use. However, the same result can also be obtained by making the pattern not in the form of numbers but in the form of letters and using letters that indicate the type of mask.
また、一方相補型MOS電界効果トランジスタ
製造工程に於ける本発明によるマスク合わせの手
段は、第９図ａ〜ｄ或いは第１０図ａ〜ｄに示し
たパターンを用い、第２のマスク即ち、前述した
相補型MOS電界効果トランジスタ製造工程に従
えば、Ｐチヤネルソース・ドレイン拡散層を形成
する為に用いられるマスクは、第１のＮチヤネル
サブストレートを形成する為のマスクに含まれる
パターンを基準としてマスク合わせを行い、Ｎチ
ヤネルソース・ドレイン拡散層を形成する工程以
後、第３から第７のマスクはすべて、第２のマス
クにより形成されたマスク合わせ用パターンを基
準として該工程を行う方法である。このことを、
次にさらに詳しく説明する。 On the other hand, the means for mask alignment according to the present invention in the manufacturing process of complementary MOS field effect transistors uses the patterns shown in FIGS. According to the complementary MOS field effect transistor manufacturing process described above, the mask used to form the P-channel source/drain diffusion layer is based on the pattern included in the mask for forming the first N-channel substrate. After the step of performing mask alignment and forming the N-channel source/drain diffusion layer, the third to seventh masks are all performed based on the mask alignment pattern formed by the second mask. . This thing,
This will be explained in more detail next.
本発明は、基準となるマスクとして、それ以降
に高精度のマスク合せを必要とする第２のマスク
であるソース・ドレイン拡散層を規定するための
マスクを選定することを特徴とするのである。さ
らに、このソース・ドレイン拡散層を規定するた
めのマスクにより、例えば基板上に形成されたそ
の工程以降の各々に対応するマスク合せ用パター
ンを基準として、それ以降の工程のマスク合せを
各々行うことを特徴とするものである。すなわ
ち、このことはソース・ドレイン拡散層を規定す
るためのマスクに、それ以降の複数の工程のマス
ク合せに用いるマスク合せ用パターンを複数の工
程用分全て設けておき、ソース・ドレイン拡散層
を規定する工程で同時に例えば基板上に複数の工
程分全てのマスク合せ用パターンを形成すること
を意味するものである。従つて、第１から第７の
該工程に於けるアライメント操作による誤差は、
累積され得ず、その結果該トランジスタ製造とし
てのアライメント精度が向上し、設計上過度な余
裕をとる必要がなく、設計の自由度が増し、集積
度の向上が得られる。 The present invention is characterized in that a mask for defining source/drain diffusion layers, which is a second mask that requires highly accurate mask alignment thereafter, is selected as the reference mask. Furthermore, using the mask for defining the source/drain diffusion layer, mask alignment for each subsequent process is performed using, for example, a mask alignment pattern formed on the substrate corresponding to each subsequent process as a reference. It is characterized by: In other words, this means that the mask for defining the source/drain diffusion layer is provided with all the mask alignment patterns used for mask alignment in the subsequent multiple processes, and the source/drain diffusion layer is This means that, for example, all mask alignment patterns for a plurality of steps are formed on a substrate at the same time in a specified step. Therefore, errors due to alignment operations in the first to seventh steps are:
As a result, the alignment accuracy in manufacturing the transistor is improved, there is no need to take an excessive margin in design, the degree of freedom in design is increased, and the degree of integration is improved.
具体例として、前例に掲げた第５図の如き配置
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スク合わせ用パターンは、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクにより
例えば基板上に設けられたゲート絶縁膜１６を形
成するためのマスク合せ用パターンであり、また
金属電極１８を形成する際に於ても、ソース・ド
レイン拡散層１４を形成するパターンを有するマ
スクにより例えば基板上に設けられた金属電極１
８を形成するためのマスク合せ用パターンを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。 As a specific example, in the arrangement shown in the previous example shown in FIG. 5, when forming the gate insulating layer 16 as shown in FIG. This is a pattern for mask alignment for forming, for example, a gate insulating film 16 provided on a substrate using a mask having a pattern for forming a drain diffusion layer 14, and also used for forming a source/drain diffusion layer 18 when forming a metal electrode 18. A metal electrode 1 provided on a substrate, for example, by a mask having a pattern forming a drain diffusion layer 14.
Since the mask alignment pattern for forming 8 is used as a reference, even if the maximum deviation occurs in each mask alignment process, the error due to the deviation will not be accumulated, and the error in a single process will be reduced. By designing with a margin for this, a predetermined pattern configuration can be obtained.
本発明によるマスク合わせ用パターンの形状を
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成するために用いられるマスクをマスク合わせの
基準とすることにより、マスク合わせ工程に於け
る作業能率を上げ集積度の向上、更には生産性の
向上が図れる。 By adopting the shape of the pattern for mask alignment according to the present invention and further using the mask used for forming the second source/drain diffusion layer as a reference for mask alignment in manufacturing complementary MOS field effect transistors, , it is possible to increase work efficiency in the mask alignment process, improve the degree of integration, and further improve productivity.
以上の如く本発明は、ソース・ドレイン拡散層
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、ソース・ドレイ
ン拡散層形成用のマスクに設けられた目合せパタ
ーンの工程全てはソース・ドレイン拡散層を基準
にしてパターニングが形成できるので、アライメ
ント操作により誤差が累積され得ず、アライメン
ト精度が向上し、従つて、設計上過度な余裕をと
る必要がないので、設計の自由度が増し、集積度
を向上する効果が得られる。
As described above, the present invention uses a mask for forming source/drain diffusion layers as a reference, and forms a plurality of alignment patterns on this mask, and subsequent mask patterns are based on the alignment patterns formed by the reference mask. Since they are overlapped, the alignment pattern provided on the mask for forming the source/drain diffusion layer can be patterned based on the source/drain diffusion layer, so errors cannot be accumulated due to alignment operations. , the alignment accuracy is improved, and there is no need to take an excessive margin in design, so the degree of freedom in design is increased and the degree of integration is improved.
第１図ａ，ｂは、従来のマスク合わせ用パター
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図は於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明を説明するためのマスク合わせ
用パターンの形状。第９図ａ，ｂ，ｃ，ｄは、本
発明を説明するための異なつた形状を有するマス
ク合わせ方式。第１０図ａ，ｂ，ｃ，ｄは、本発
明を説明するための数字形を有するマスク合わせ
方式。
１，９…第１のマスクにより形成されるマスク
合わせ用パターン、２，３，１０…第２のマスク
により形成されるマスク合わせ用パターン、４，
５，１１…第３のマスクにより形成されるマスク
合わせ用パターン、６，７，１２…第４のマスク
により形成されるマスク合わせ用パターン、８…
第５のマスクにより形成されるマスク合わせ用パ
ターン、１３…Ｎチヤネルサブストレート、１４
…Ｐチヤネルソース・ドレインを形成するP+拡
散層、１５…Ｎチヤネルソース・ドレインを形成
するN+拡散層、１６…ゲート絶縁層、１７…拡
散層と金属電極との接合部、１８…金属電極、１
９…絶縁層。
Figures 1a and 1b show the shapes of conventional mask alignment patterns. FIGS. 2a to 2c show an example of a conventional mask alignment method. FIG. 3 shows another example of the conventional mask alignment method. FIG. 4 is a cross-sectional view of the structure of a general complementary MOS field effect transistor. FIG. 5 is an example of a layout diagram of source/drain diffusion layers and gate metal in a channel portion of a complementary MOS field effect transistor. FIG. 6 shows the channel portion in FIG. 5 where a shift has occurred due to the conventional mask alignment means. FIG. 7 shows the channel section in FIG. 5 when using the mask alignment means according to the present invention. FIGS. 8a and 8b show the shapes of mask alignment patterns for explaining the present invention. FIGS. 9a, b, c, and d show mask alignment methods having different shapes for explaining the present invention. FIGS. 10a, b, c, and d show mask matching methods with numerical forms for explaining the present invention. 1, 9...Mask alignment pattern formed by the first mask, 2,3,10...Mask alignment pattern formed by the second mask, 4,
5, 11...Mask alignment pattern formed by the third mask, 6, 7, 12...Mask alignment pattern formed by the fourth mask, 8...
Mask alignment pattern formed by the fifth mask, 13...N channel substrate, 14
...P + diffusion layer forming P channel source/drain, 15...N + diffusion layer forming N channel source/drain, 16...gate insulating layer, 17...junction between diffusion layer and metal electrode, 18...metal electrode, 1
9...Insulating layer.
Claims (1)
の複数の工程に使用される各マスクに対応する複
数のマスク合せ用パターン形状が設けられたソー
ス・ドレイン拡散層を規定するためのマスクを用
いて、前記ソース・ドレイン拡散層となる領域を
確定すると共に、前記複数のマスク合せ用パター
ン形状を半導体基板上に形成する工程、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り前記半導体基板上に形成された前記複数のマス
ク合せ用パターン形状に、前記複数のマスク合せ
用パターン形状に対応する前記複数の工程に使用
される前記各マスクをそれぞれ重ねることにより
マスク合せをする工程を有することを特徴とする
MOS型電界効果トランジスタの製造方法。1 Using a mask for defining a source/drain diffusion layer provided with a plurality of mask alignment pattern shapes corresponding to each mask used in a plurality of steps after the step of forming the source/drain diffusion layer, determining a region that will become the source/drain diffusion layer and forming the plurality of mask matching pattern shapes on the semiconductor substrate; forming on the semiconductor substrate with a mask for defining the source/drain diffusion layer; The method further comprises a step of performing mask matching by overlapping each of the masks used in the plurality of steps corresponding to the plurality of mask matching pattern shapes, respectively, on the plurality of mask matching pattern shapes that have been obtained. do
A method of manufacturing a MOS field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078250A JPS62271429A (en) | 1987-03-31 | 1987-03-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078250A JPS62271429A (en) | 1987-03-31 | 1987-03-31 | Manufacture of semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183892A Division JPS6074435A (en) | 1984-09-03 | 1984-09-03 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271429A JPS62271429A (en) | 1987-11-25 |
| JPH0142128B2 true JPH0142128B2 (en) | 1989-09-11 |
Family
ID=13656752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078250A Granted JPS62271429A (en) | 1987-03-31 | 1987-03-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271429A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213117A (en) * | 1989-02-14 | 1990-08-24 | Matsushita Electron Corp | Mask aligning method for semiconductor device |
| JPH04294329A (en) * | 1991-03-22 | 1992-10-19 | G T C:Kk | Liquid crystal display device |
-
1987
- 1987-03-31 JP JP62078250A patent/JPS62271429A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271429A (en) | 1987-11-25 |
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