JPH0142128B2 - - Google Patents
Info
- Publication number
- JPH0142128B2 JPH0142128B2 JP62078250A JP7825087A JPH0142128B2 JP H0142128 B2 JPH0142128 B2 JP H0142128B2 JP 62078250 A JP62078250 A JP 62078250A JP 7825087 A JP7825087 A JP 7825087A JP H0142128 B2 JPH0142128 B2 JP H0142128B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- diffusion layer
- pattern
- alignment
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS型電界効果トランジスタの製
造方法に関し、特にMOS型電界効果トランジス
タの製造工程に於けるマスク合わせ用パターンの
形状及びマスク合わせの手段に関する。
造方法に関し、特にMOS型電界効果トランジス
タの製造工程に於けるマスク合わせ用パターンの
形状及びマスク合わせの手段に関する。
本発明の目的は、半導体製造上のマスク合わせ
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つたMOS型電界効果トランジスタの
製造方法を提供することである。
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つたMOS型電界効果トランジスタの
製造方法を提供することである。
一般にマスク合わせ工程に於ては、或る工程で
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
従来のマスク合わせ工程に於けるマスク合わせ
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体装置上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体装置上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。
一方防止策として、前記欠点を補うべく第３図
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。
然るに、前記マスク合わせ手段は単に一段階前
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。
具体的一例として相補型MOS電界効果トラン
ジスタ製造工程の一部に関して述べる。
ジスタ製造工程の一部に関して述べる。
相補型MOS電界効果トランジスタは、一般に
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツト上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツト上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。
前述の如く、従来の相補型MOS電界効果トラ
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一段階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレイン拡
散層１４を形成する時マスク合わせの基準となる
マスクは、Ｎチヤネルサブストレート１３を形成
するパターンを有するマスクであり、またＮチヤ
ネルソース・ドレイン拡散層１５を形成する時マ
スク合わせの基準はＰチヤネルソース・ドレイン
拡散層１４を形成するパターンを有するマスクで
あり、更にゲート絶縁層１６を形成する時マスク
合わせの基準は、Ｎチヤネルソース・ドレイン拡
散層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一段階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレイン拡
散層１４を形成する時マスク合わせの基準となる
マスクは、Ｎチヤネルサブストレート１３を形成
するパターンを有するマスクであり、またＮチヤ
ネルソース・ドレイン拡散層１５を形成する時マ
スク合わせの基準はＰチヤネルソース・ドレイン
拡散層１４を形成するパターンを有するマスクで
あり、更にゲート絶縁層１６を形成する時マスク
合わせの基準は、Ｎチヤネルソース・ドレイン拡
散層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
その一例として、ソース・ドレイン拡散層１
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のような配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のような配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。
従つて半導体生産歩留りを向上させる為にこう
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。
本発明は、かかる従来の欠点を除去したもの
で、ソース・ドレイン拡散層を形成する工程以降
の複数の工程に使用される各マスクに対応する複
数のマスク合せ用パターン形状が設けられたソー
ス・ドレイン拡散層を規定するためのマスクを用
いて、前記ソース・ドレイン拡散層となる領域を
確定すると共に、前記複数のマスク合せ用パター
ン形状を半導体基板上に形成する工程、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り前記半導体基板上に形成された前記複数のマス
ク合せ用パターン形状に、それらのマスク合せ用
パターン形状に対応する前記複数の工程に使用さ
れる各マスクをそれぞれ重ねることによりマスク
合せすることを特徴とする。
で、ソース・ドレイン拡散層を形成する工程以降
の複数の工程に使用される各マスクに対応する複
数のマスク合せ用パターン形状が設けられたソー
ス・ドレイン拡散層を規定するためのマスクを用
いて、前記ソース・ドレイン拡散層となる領域を
確定すると共に、前記複数のマスク合せ用パター
ン形状を半導体基板上に形成する工程、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り前記半導体基板上に形成された前記複数のマス
ク合せ用パターン形状に、それらのマスク合せ用
パターン形状に対応する前記複数の工程に使用さ
れる各マスクをそれぞれ重ねることによりマスク
合せすることを特徴とする。
以下に、本発明の実施例を述べる。まず、本発
明を説明するための第８図ａ，ｂ、第９図ａ〜
ｄ、第１０図ａ〜ｄについて述べる。第８図の如
き形状によるマスク合わせ用パターンを用い、同
図ａの如く形成されたパターンに同図ｂの如きパ
ターンを重ねる手段を採用し、第９図ａ，ｂ，
ｃ，ｄの如く、各マスク合わせ毎に異なつた形状
を持たせ、マスク合わせ工程に於て、該形状で重
ねるべき位置を明確に判別し得ることにより、該
工程の作業能率を向上させている。また第８図及
び第９図ａ，ｂ，ｃ，ｄの如き本発明を説明する
ためのマスク合わせ用パターンの形状の優れてい
る点は、該パターンの外側の辺でマスク合わせが
出来るばかりでなく、内側の辺によりマスク合わ
せの出来ることから、マスク合わせ操作が容易と
なり、アライメント精度も向上する。
明を説明するための第８図ａ，ｂ、第９図ａ〜
ｄ、第１０図ａ〜ｄについて述べる。第８図の如
き形状によるマスク合わせ用パターンを用い、同
図ａの如く形成されたパターンに同図ｂの如きパ
ターンを重ねる手段を採用し、第９図ａ，ｂ，
ｃ，ｄの如く、各マスク合わせ毎に異なつた形状
を持たせ、マスク合わせ工程に於て、該形状で重
ねるべき位置を明確に判別し得ることにより、該
工程の作業能率を向上させている。また第８図及
び第９図ａ，ｂ，ｃ，ｄの如き本発明を説明する
ためのマスク合わせ用パターンの形状の優れてい
る点は、該パターンの外側の辺でマスク合わせが
出来るばかりでなく、内側の辺によりマスク合わ
せの出来ることから、マスク合わせ操作が容易と
なり、アライメント精度も向上する。
本発明を説明するための他のマスク合わせ用パ
ターンの形状は、第１０図ａ，ｂ，ｃ，ｄの如き
数字形であり且つマスク合わせを行おうとするマ
スク番号と一致させ、或いはマスク合わせ工程の
順に番号をつけることによりマスク合わせ工程に
於ける合わせ位置の判別が容易となり、同時に、
使用しようとするマスクの確認も可能となる。但
し該パターンを数字形でなく、文字形とし、マス
クの種別を意味する文字を用いる手段によつても
同様の結果を得ることが出来る。
ターンの形状は、第１０図ａ，ｂ，ｃ，ｄの如き
数字形であり且つマスク合わせを行おうとするマ
スク番号と一致させ、或いはマスク合わせ工程の
順に番号をつけることによりマスク合わせ工程に
於ける合わせ位置の判別が容易となり、同時に、
使用しようとするマスクの確認も可能となる。但
し該パターンを数字形でなく、文字形とし、マス
クの種別を意味する文字を用いる手段によつても
同様の結果を得ることが出来る。
また、一方相補型MOS電界効果トランジスタ
製造工程に於ける本発明によるマスク合わせの手
段は、第９図ａ〜ｄ或いは第１０図ａ〜ｄに示し
たパターンを用い、第２のマスク即ち、前述した
相補型MOS電界効果トランジスタ製造工程に従
えば、Ｐチヤネルソース・ドレイン拡散層を形成
する為に用いられるマスクは、第１のＮチヤネル
サブストレートを形成する為のマスクに含まれる
パターンを基準としてマスク合わせを行い、Ｎチ
ヤネルソース・ドレイン拡散層を形成する工程以
後、第３から第７のマスクはすべて、第２のマス
クにより形成されたマスク合わせ用パターンを基
準として該工程を行う方法である。このことを、
次にさらに詳しく説明する。
製造工程に於ける本発明によるマスク合わせの手
段は、第９図ａ〜ｄ或いは第１０図ａ〜ｄに示し
たパターンを用い、第２のマスク即ち、前述した
相補型MOS電界効果トランジスタ製造工程に従
えば、Ｐチヤネルソース・ドレイン拡散層を形成
する為に用いられるマスクは、第１のＮチヤネル
サブストレートを形成する為のマスクに含まれる
パターンを基準としてマスク合わせを行い、Ｎチ
ヤネルソース・ドレイン拡散層を形成する工程以
後、第３から第７のマスクはすべて、第２のマス
クにより形成されたマスク合わせ用パターンを基
準として該工程を行う方法である。このことを、
次にさらに詳しく説明する。
本発明は、基準となるマスクとして、それ以降
に高精度のマスク合せを必要とする第２のマスク
であるソース・ドレイン拡散層を規定するための
マスクを選定することを特徴とするのである。さ
らに、このソース・ドレイン拡散層を規定するた
めのマスクにより、例えば基板上に形成されたそ
の工程以降の各々に対応するマスク合せ用パター
ンを基準として、それ以降の工程のマスク合せを
各々行うことを特徴とするものである。すなわ
ち、このことはソース・ドレイン拡散層を規定す
るためのマスクに、それ以降の複数の工程のマス
ク合せに用いるマスク合せ用パターンを複数の工
程用分全て設けておき、ソース・ドレイン拡散層
を規定する工程で同時に例えば基板上に複数の工
程分全てのマスク合せ用パターンを形成すること
を意味するものである。従つて、第１から第７の
該工程に於けるアライメント操作による誤差は、
累積され得ず、その結果該トランジスタ製造とし
てのアライメント精度が向上し、設計上過度な余
裕をとる必要がなく、設計の自由度が増し、集積
度の向上が得られる。
に高精度のマスク合せを必要とする第２のマスク
であるソース・ドレイン拡散層を規定するための
マスクを選定することを特徴とするのである。さ
らに、このソース・ドレイン拡散層を規定するた
めのマスクにより、例えば基板上に形成されたそ
の工程以降の各々に対応するマスク合せ用パター
ンを基準として、それ以降の工程のマスク合せを
各々行うことを特徴とするものである。すなわ
ち、このことはソース・ドレイン拡散層を規定す
るためのマスクに、それ以降の複数の工程のマス
ク合せに用いるマスク合せ用パターンを複数の工
程用分全て設けておき、ソース・ドレイン拡散層
を規定する工程で同時に例えば基板上に複数の工
程分全てのマスク合せ用パターンを形成すること
を意味するものである。従つて、第１から第７の
該工程に於けるアライメント操作による誤差は、
累積され得ず、その結果該トランジスタ製造とし
てのアライメント精度が向上し、設計上過度な余
裕をとる必要がなく、設計の自由度が増し、集積
度の向上が得られる。
具体例として、前例に掲げた第５図の如き配置
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スク合わせ用パターンは、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクにより
例えば基板上に設けられたゲート絶縁膜１６を形
成するためのマスク合せ用パターンであり、また
金属電極１８を形成する際に於ても、ソース・ド
レイン拡散層１４を形成するパターンを有するマ
スクにより例えば基板上に設けられた金属電極１
８を形成するためのマスク合せ用パターンを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スク合わせ用パターンは、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクにより
例えば基板上に設けられたゲート絶縁膜１６を形
成するためのマスク合せ用パターンであり、また
金属電極１８を形成する際に於ても、ソース・ド
レイン拡散層１４を形成するパターンを有するマ
スクにより例えば基板上に設けられた金属電極１
８を形成するためのマスク合せ用パターンを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。
本発明によるマスク合わせ用パターンの形状を
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成するために用いられるマスクをマスク合わせの
基準とすることにより、マスク合わせ工程に於け
る作業能率を上げ集積度の向上、更には生産性の
向上が図れる。
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成するために用いられるマスクをマスク合わせの
基準とすることにより、マスク合わせ工程に於け
る作業能率を上げ集積度の向上、更には生産性の
向上が図れる。
以上の如く本発明は、ソース・ドレイン拡散層
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、ソース・ドレイ
ン拡散層形成用のマスクに設けられた目合せパタ
ーンの工程全てはソース・ドレイン拡散層を基準
にしてパターニングが形成できるので、アライメ
ント操作により誤差が累積され得ず、アライメン
ト精度が向上し、従つて、設計上過度な余裕をと
る必要がないので、設計の自由度が増し、集積度
を向上する効果が得られる。
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、ソース・ドレイ
ン拡散層形成用のマスクに設けられた目合せパタ
ーンの工程全てはソース・ドレイン拡散層を基準
にしてパターニングが形成できるので、アライメ
ント操作により誤差が累積され得ず、アライメン
ト精度が向上し、従つて、設計上過度な余裕をと
る必要がないので、設計の自由度が増し、集積度
を向上する効果が得られる。
第１図ａ，ｂは、従来のマスク合わせ用パター
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図は於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明を説明するためのマスク合わせ
用パターンの形状。第９図ａ，ｂ，ｃ，ｄは、本
発明を説明するための異なつた形状を有するマス
ク合わせ方式。第１０図ａ，ｂ，ｃ，ｄは、本発
明を説明するための数字形を有するマスク合わせ
方式。 １，９…第１のマスクにより形成されるマスク
合わせ用パターン、２，３，１０…第２のマスク
により形成されるマスク合わせ用パターン、４，
５，１１…第３のマスクにより形成されるマスク
合わせ用パターン、６，７，１２…第４のマスク
により形成されるマスク合わせ用パターン、８…
第５のマスクにより形成されるマスク合わせ用パ
ターン、１３…Ｎチヤネルサブストレート、１４
…Ｐチヤネルソース・ドレインを形成するP+拡
散層、１５…Ｎチヤネルソース・ドレインを形成
するN+拡散層、１６…ゲート絶縁層、１７…拡
散層と金属電極との接合部、１８…金属電極、１
９…絶縁層。
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図は於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明を説明するためのマスク合わせ
用パターンの形状。第９図ａ，ｂ，ｃ，ｄは、本
発明を説明するための異なつた形状を有するマス
ク合わせ方式。第１０図ａ，ｂ，ｃ，ｄは、本発
明を説明するための数字形を有するマスク合わせ
方式。 １，９…第１のマスクにより形成されるマスク
合わせ用パターン、２，３，１０…第２のマスク
により形成されるマスク合わせ用パターン、４，
５，１１…第３のマスクにより形成されるマスク
合わせ用パターン、６，７，１２…第４のマスク
により形成されるマスク合わせ用パターン、８…
第５のマスクにより形成されるマスク合わせ用パ
ターン、１３…Ｎチヤネルサブストレート、１４
…Ｐチヤネルソース・ドレインを形成するP+拡
散層、１５…Ｎチヤネルソース・ドレインを形成
するN+拡散層、１６…ゲート絶縁層、１７…拡
散層と金属電極との接合部、１８…金属電極、１
９…絶縁層。
Claims (1)
- １ ソース・ドレイン拡散層を形成する工程以降
の複数の工程に使用される各マスクに対応する複
数のマスク合せ用パターン形状が設けられたソー
ス・ドレイン拡散層を規定するためのマスクを用
いて、前記ソース・ドレイン拡散層となる領域を
確定すると共に、前記複数のマスク合せ用パター
ン形状を半導体基板上に形成する工程、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り前記半導体基板上に形成された前記複数のマス
ク合せ用パターン形状に、前記複数のマスク合せ
用パターン形状に対応する前記複数の工程に使用
される前記各マスクをそれぞれ重ねることにより
マスク合せをする工程を有することを特徴とする
MOS型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078250A JPS62271429A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078250A JPS62271429A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183892A Division JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271429A JPS62271429A (ja) | 1987-11-25 |
| JPH0142128B2 true JPH0142128B2 (ja) | 1989-09-11 |
Family
ID=13656752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078250A Granted JPS62271429A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271429A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213117A (ja) * | 1989-02-14 | 1990-08-24 | Matsushita Electron Corp | 半導体装置のマスク合せ方法 |
| JPH04294329A (ja) * | 1991-03-22 | 1992-10-19 | G T C:Kk | 液晶表示装置およびその製造方法 |
-
1987
- 1987-03-31 JP JP62078250A patent/JPS62271429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271429A (ja) | 1987-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI388005B (zh) | 利用二次切割來消除多晶矽單向線端短縮 | |
| JP2669391B2 (ja) | 半導体装置 | |
| JPS6132809B2 (ja) | ||
| US6127075A (en) | Method for checking accuracy of a measuring instrument for overlay registration | |
| JPH0142128B2 (ja) | ||
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| US20060028645A1 (en) | Fabrication method of semiconductor device | |
| US20060289750A1 (en) | Macro-placement designing apparatus, program product, and method considering density | |
| US7875409B2 (en) | Method of manufacturing semiconductor device, mask and semiconductor device | |
| JPS5854496B2 (ja) | 半導体装置の製造方法 | |
| JP4891962B2 (ja) | 半導体装置の製造方法 | |
| JP2002507840A (ja) | 二重フィールド酸化プロセスにおけるステッパー・アライメントマークの形成 | |
| US5866447A (en) | Modified zero layer align method of twin well MOS fabrication | |
| KR100217898B1 (ko) | 포토마스크 | |
| JPH07142326A (ja) | マスク重ね合わせ方法 | |
| JPS6334266Y2 (ja) | ||
| JP2017021263A (ja) | レチクル、及び、半導体装置の製造方法 | |
| US20250013157A1 (en) | Manufacturing method of overlay mark and overlay measurement method | |
| CN116560197B (zh) | 一种用于测量套刻误差的测试结构和测量方法 | |
| KR100650733B1 (ko) | 반도체소자의 측정마크 | |
| JPS59188648A (ja) | マスク合せキ− | |
| JPH01120017A (ja) | パターン形成法 | |
| JP2745561B2 (ja) | ゲートアレイｌｓｉの製造方法 | |
| JP4022009B2 (ja) | ホトマスクのアライメント方法 | |
| CN121785066A (zh) | 晶圆对准偏差的补偿方法及半导体制造设备 |