JPH0142172B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は直列デイジタルデータとそれに関連す
る同期情報の伝送に関する。 デイジタル処理システムでは処理装置間でデー
タを伝送するための信頼できる手段が必要であ
る。比較的繰返し周波数の低いデータ例えば5k
Hzのデータの伝送では大きな問題は生じない。し
かしながら、データの繰返し周波数が高くなると
送信と受信の問題は大きくなる。さらにデータが
受信されたときデータからタイミング情報を抽出
する必要があるときには、直列データが区別でき
る同期情を含むことは本質的に重要である。これ
はデータにおよび同期情報の両方を含む受信メツ
セージの帯域幅はデータだけの情報内容を運ぶの
に必要な帯域より広いことを意味する。さらにデ
ータ伝送方式の多くの応用において、データメツ
セージの情報内容の完全さが維持されることは本
質的に重要である。受信装置が受信メツセージの
内容から誤りを検出するようにするために誤り検
出ビツト、例えばパリテイ情報を挿入することは
通常行なわれることである。直列データの流れの
中にパリテイビツトを挿入すれば、伝送装置の帯
域幅はさらに増加することになる。 本発明に従えば、入力２進デイジツトに応動し
て該２進デイジツトの各々の真と補数の表示を発
生するフオーマツト形成手段と、データだけを運
ぶ該ビツト位置中の所定の位置に関連した第１の
制御信号とデータおよび同期情報の両方を運ぶ該
ビツト位置中の所定の位置に関連した第２の制御
信号を発生する伝送制御手段と；該制御手段に応
動して該第１の制御信号のひとつに関連するビツ
ト位置を持つ各々の２進デイジツトの該および真
および補数の表示を伝送し、該第２の制御信号の
ひとつに関連するビツト位置を持つ各２進デイジ
ツトについては真および補数の表示だけを伝送す
る伝送手段とを含むデイジタルデータ送信器が提
供される。 本発明に従えば各データワードが固有のビツト
位置における補数個のデイジツトからなるデイジ
タルデータワードと同期情報とを直列に伝送する
方法が提供される。この方法はデータのみを伝送
するときには真の表示の後に補数の表示を伝送
し、データと同期情報の両方を伝送する所定のデ
ータ位置ではデータワードのデイジツトの真ある
いは補数の表示の一方のみを伝送するようになつ
ている。 これらのビツト位置で送信される信号は正常な
符号化規則の乱れとして受信器に現われるので、
同期情報をデータから区別することができる。 データと同期情報の両方の伝送は直列データ流
に別の同期ビツトを追加せずに実行される。もし
各データビツトが等しい時間幅の二つの部分から
成れば、これは伝送される情報デイジツトの誤り
を検出するのに利用できる。真および補数のデイ
ジツト表示はバイポーラ信号として伝送でき、伝
送線路上のデータ内容に独立な比較的安定した直
流条件を実現する。 本発明の有利な一実施例においては、各々が８
デイジツトから成るデータワードが各々が128の
時分割チヤネルを含むフレームで受信器に向けて
直列に送信される。各データワードのデイジツト
を表わすのに二つのデイジツト部分が伝送される
から、チヤネル当り16デイジツトの部分が生ずる
ことになる。データだけを伝送するデータワード
デイジツトを表わす二つのデイジツト部分はデー
タワードデイジツトの真および補数の表示を伝送
する。交流結合伝送媒体を使用しているときには
データのみのデイジツト部分の各々の対はバイポ
ーラ信号として伝送するのが有利である。本実施
例においては第８データ・デイジツトはデータと
チヤネル同期情報の両方を伝送するものと予め決
められている。従つて第８番目のデイジツトを表
わす両方のデイジツト部分はそのデイジツトの真
の表示だけである。一般的な相補符号化規則のこ
の乱れは受信器によつて検出され、送信と受信の
間のチヤネル同期を維持するのに利用される。さ
らに各フレームの第128チヤネルの第５データ・
デイジツトはデータおよびフレームの同期情報を
伝送するのに利用される。フレームのはじめの
127データワードの第５デイジツトは一般的な符
号化形成に従う二つの補数デイジツト部分として
伝送される。しかしながら128ワード目の第５デ
イジツトはそのデイジツトの真の表示だけであ
る。一般の補数符号化形式のこの乱れは受信器で
検出されて送信器と受信器の間のフレーム同期を
維持するのに利用される。 本発明の有利な一実施例を、一例として以下図
面を参照して説明する。 音声周波数端局１１９は個々の回線に現われる
多数の音声周波数トランク１２０を終端する。音
声帯域インターフエースフレーム１２１は音声周
波数端局１１９からの音声信号をパルス符号変調
PCM信号に符号化する。各々がデイジタルデー
タ送信器１０１、ラインドライバ１１１、同軸ケ
ーブル１１２、受信変圧器１１３、受信増幅器１
１４及びデイジタル受信回路１０２からなる複数
個の入力デイジタル伝送方式が、到来PCM信号
を時分割交換ネツトワーク１００に送る。時分割
交換ネツトワーク１００は到来PCMデータの
種々のチヤネルを相互接続して複数個の出PCM
データチヤネルを形成する。出PCMデータは複
数個の出力データ伝送方式のひとつを通して音声
帯域インターフエースフレーム１２１に送信され
る。出デイジタルデータ伝送方式の各々はデイジ
タルデータ送信器１０３、ラインドライバ１１
６、同軸ケーブル１１７、受信増幅器１１８およ
び受信器１０４からなる。入力データ伝送方式の
各々の動作および出力伝送方式の各々の動作は本
質的に同様であるから第１図ではその各々の内の
ひとつだけが示されており、以下詳細に説明され
る。 第１図で利用されているデイジタルデータ伝送
方式の各々はPCMデータの128チヤネルを伝送す
るように使用される。このPCMデータは以下に
詳述する主としてバイポーラ符号化を行なうこと
によつて伝送される。代表的なデータ処理装置例
えば音声インターフエースフレーム１２１とデイ
ジタル・データ受信器１０２はラインドライバ１
１１および受信増幅器１１４と共に使用すれば、
約1000フイートまでの長さの同軸ケーブルで接続
することができる。 信号処理装置１０７は音声周波数終端装置１１
９に接続されサービス状態、音声周波数トランク
１２０上の例えばサービス要求を検出する。これ
らのサービス状態に関する情報は中央処理装置１
１０に伝送され、これはこの情報に応動して時分
割交換ネツトワーク１００用の制御情報を発生す
る。中央処理装置１１０の動作の理解は本発明の
理解にとつては本質的ではないが、中央処理装置
１１０は第１図の種々の回路装置によつて発生さ
れるサービス状態と障害の信号の処理のために利
用されるものである。 高精度クロツク１０５がそれからすべてのシス
テムタイミングを誘導するためのタイミング信号
を発生する。クロツク１０５からの出力信号は音
声帯域インターフエースフレーム１２１、デイジ
タルデータ伝送方式および時分割交換ネツトワー
ク１００に分配される。共通のタイミング源から
タイミングを誘導するために周波数同期はとれる
が、音声インターフエースフレーム１２１と時分
割交換ネツトワーク１００の間には必ずしも位相
同期はとれない。 音声インターフエースフレーム１２１は高精度
クロツク１０５からのタイミング信号に応動し
て、他の信号と共にアドレス０−１２７の系列を
発生するからカウンタ回路１２２（第２８図）を
含んでいる。これらのアドレスは音声インターフ
エースフレーム１２１と時分割交換ネツトワーク
１００の間の各デイジタル伝送システムで利用で
きる128個のチヤネルに対応している。これらの
アドレスに応動して音声インターフエースフレー
ム１２１に音声周波数端末１１９から受信された
音声信号を符号化する。各符号化時間間隔に８ビ
ツトの符号化されたデータワードとそれに関連す
るパリテイビツトが各音声トランク毎に発生され
る。こうして得られた９ビツトのデイジタル符号
が音声信号とそのパリテイを表わし、これが並列
形式でデイジタル送信器１０１に直列に与えられ
る。デイジタルデータ送信器１０１はパリテイビ
ツトを除去し、関連するデイジタルデータチヤネ
ルの８ビツトのデイジタル・ワードを先に述べた
入力伝送方式を通してデイジタル・データ受信器
１０２に送信する。この形式では各々の送信デー
タワードのビツトは各々が約61＋１秒の時間を占
める二ビツトの部分によつて表わされる。一般に
第１デイジツトの部分は対応するデータワードビ
ツトの真の表示であり、一方第２の部分は対応す
るデータワードビツトの補数である。同期情報は
データワードのデイジタルデータ送信器１０１か
らのビツト流の所定のビツト位置のバイポーラ符
号化形式に変化を与えることによつて伝送され
る。各データワードで伝送される第８ビツト（ビ
ツトD7）の両方のデイジツト部は同一の極性で
あり、そのためユニポーラのデイジツトとなる。
すなわちチヤネル同期情報は各デイジタルデータ
ワードのビツトＤ７の伝送の間にバイポーラ形式
を乱すことによつて伝送される。さらにフレーム
同期情報は各フレームの第128デイジタルチヤネ
ル（チヤネル127）の間の第５データワードビツ
ト（ビツトD4）に対応する両方のデイジツト部
で真の信号を送信することによつて運ばれる。デ
イジタルデータ受信器１０２は到来デイジタルビ
ツト流から後に詳述する方法で同期情報を抽出す
る。 デイジタルデータ送信器１０３は時分割交換ネ
ツトワーク１００から並列にデイジタルワードを
受信し、制御情報が音声インターフエースフレー
ム１２１からではなくTSIタイミング・カウンタ
回路１０６から誘導される点を除いてデイジタル
データ送信器１０１について述べたと本質的に同
様な方法で送信する。デイジタルデータ受信器１
０４はデイジタルデータ受信器１０２と同様に時
分割多重情報に応動する。しかしながら、これは
その制御情報をデイジタルデータ送信器１０３か
ら受信されたデータから受ける。 ２ビツトレジスタ（第２０図） 標準のゲートおよびインバータの他に第６図乃
至第９図の詳細な図面では他の二つの回路ビルデ
イングブロツクが利用される。これらの二つのビ
ルデイング・ブロツクは第２０図でゲートレベル
の詳細さで示された２ビツトレジスタ回路と第２
１図でゲートレベルの詳細さで示されたゲート付
き遅延フリツプ−フロツプである。第２０図およ
び第２１図の詳細な回路で共通に使用されるゲー
トは二つあるいはそれ以上のゲートのコレクタを
直接接続してAND機能を実現できるようなもの
である。 第２０図の回路はＡ段およびＢ段と呼ぶ二つの
レジスタ段を含む。これらは独立に使用すること
もでき、両者を共通に制御するのが望ましいとき
には一緒に使用することもできる。第２０図のＡ
レジスタ段はＡゲート、A′ゲート、AFSゲート
およびAGゲートから成る。同様にＢ段はＢゲー
ト、B′ゲート、BFSゲートおよびBGゲートから
成る。これらのゲートの各々はAND−NOTゲー
トである。 これらのゲートの入力および出力における信号
レベルは“１”のとき高レベル、“０”のとき低
レベルであると言う。ゲートの入力導体のすべて
が低レベルのときにそのゲートの出力は低レベル
になる。第２０図のＡレジスタ段はＡゲートの
A1出力が“１”状態のときセツトされているす
なわち“１”状態にあると呼ばれ、A′ゲートの
AO出力が高レベルにあるとき“０”あるいはリ
セツト状態にあると呼ばれる。習慣により第２０
図あるいは第２１図の応用で使用しない任意の制
御導体は回路の内部接続によつて高レベル状態に
保たれる。２ビツトレジスタおよびゲート付き遅
延フリツプ−フロツプの多くの応用では制御導体
がすべて使用されるわけではないから、このこと
は重要である。 レジスタ、例えば第２０図のＡ段はそれぞれ導
体ASあるいはAC上の低レベル信号によつて選択
的にセツトされたりリセツトされたりする。Ａお
よびＢレジスタは導体Ｃ上の低レベルに変化する
信号によつて共通にリセツトされる。これらのレ
ジスタ段はそのコレクタ端子を直接接続して
AND機能を実現できるゲートで構成されている
から、“フアストセツト“接続が利用される。Ａ
レジスタにおいてはゲートAFSのコレクタ端子
の出力はA′ゲートのAO出力導体に直接接続され
ている。レジスタ段は“１”状態にセツトされ、
AO導体は最小の時間遅れで変化するからこの接
続は“フアストセツト”と呼ばれている。 ゲート付き遅延フリツプ−フロツプ（第２１図） 第２図のゲート付きフリツプフロツプ回路は１
対の交叉接続されたNANDゲート、Ｑ１および
Ｑ０と入力および出力のゲート回路で構成されて
いる。フリツプ−フロツプは導体Ｑ１の出力が高
レベルのとき“１”状態にセツトされていると呼
ばれ、導体Ｑ０が高レベルのとき“０”状態にあ
ると呼ばれる。NANDゲートGQ１およびＧ０は
それぞれ導体GO１およびGO０の制御下にあり、
導体Ｇ１およびＧ０に対してフリツプ−フロツプ
の出力をゲートするのに使用される。ゲートGQ
１およびGQ０はNANDゲートであるから、導体
Ｇ１およびＧ０上の信号は導体Ｑ１およびＱ０の
信号の補数となつている。Ｔ導体上の信号は制御
信号であり、その“０”から“１”への変化で新
らしい情報をセルにゲートする。 導体STLおよびCTLはそれぞれフリツプフロ
ツプを“１”および“０”状態にセツトあるいは
リセツトするのに使用される。導体STL上の低
レベル信号はＴ入力信号が低状態のときにフリツ
プ−フロツプのＱ１出力を高すなわち“１”状態
にする。同様に導体CTLの低レベル信号はＴ入
力信号が低レベルにあるときに導体Ｑ０を高レベ
ルとし、これによつてフリツプ−フロツプが
“０”状態を表わすようにする。 以下の議論のために導体STH０，CI１，CI２，
CTH２，CTH１，Ｄ３，Ｄ２およびＤ１は、す
べて高レベル状態にあるものとしよう。この状態
では導体Ｔに“０”から“１”への変化が生ずる
と、ゲートSG０が導通し、これによつてそのゲ
ートの出力に低レベル状態を生じ、ゲートＱ１の
入力を低レベルとする。このゲートＱ１の入力の
低レベルによつてフリツプ−フロツプを“１”状
態にし、導体Ｑ１は高信号レベルとなり、導体Ｑ
０は低信号レベルとなる。もし導体Ｄ１，Ｄ２お
よびＤ３が低レベルになると、そのときには導体
Ｔの“０”から“１”への変化によつて、ゲート
CG０が導通し、これによつてそのゲートの出力
とフリツプ−フロツプのゲートＱ０の入力に低信
号状態を生ずる。ゲートＱ０の入力のこの低レベ
ル信号によつて導体Ｑ０に高レベル信号を導体Ｑ
１に低レベル信号を生ずる。以上の議論によつて
導体Ｑ１の信号状態は導体Ｄ１，Ｄ２およびＤ３
の信号状態に依存することがわかる。すなわち、
もし少くとも導体Ｄ１，Ｄ２およびＤ３の内のひ
とつが低すなわち“０”レベルにあれば、導体Ｑ
１は導体Ｔ１に“０”から“１”への変化があつ
たときに低レベルをとることになる。同様に、も
し導体Ｄ１，Ｄ２，Ｄ３がすべて高信号レベルに
あれば、Ｔ導体で“０”から“１”への変化があ
つたときに、Ｑ１導体が高レベルとなる。導体Ｔ
の“０”から“１”への変化の開始の直後に
（6ns内）では導体Ｄ１，Ｄ２およびＤ３の信号状
態はフリツプ−フロツプの状態には反映しないこ
とに注意しておく。 VIFタイミング・カウンタ回路（第２８図） 前述したように本方式のタイミング情報の基本
的信号源は高精度クロツク１０５であり、これが
16384MHzの周波数で一連のクロツクパルスを発
生し、連続したパルスの前縁の間の間隔は約61ns
となる。2048個のクロツクパルス（125マイクロ
秒）毎に、クロツク１０５の出力からパルスが失
なわれる。こうして失なわれたパルスは種々のシ
ステムユニツト間のフレーム同期を維持するのに
使用される。16個のクロツクパルスが時分割多重
チヤネルの976nsの時間幅に対応する。さらに
976ns秒のチヤネル時間を占有するデータワード
が128チヤネルから成るくりかえしフレームで伝
送され、フレーム当りには2048（128×16）個のタ
イミングパルスが生ずることになる。 第１０図は音声帯域インターフエースフレーム
１２１とデイジタルデータ送信器１０１で使用さ
れるタイミング・制御信号のグラフ的表示であ
る。図示の実施例で実行される機能の大部分は約
976ナノ秒のくりかえし動作サイクルで実行され
る。動作サイクルを生ずるように発生されるタイ
ミング・制御信号はt₀乃至t₁₅で表わされ、第１０
図の一番上の線で示される16の基本時点のひとつ
で、開始あるいは終了する。例えば、信号AT第
１０図はt₀で論理“１”となり、t₈まで継続す
る。以下の説明で時間間隔はt_a-bで示され、ａは
その信号が始まる時点を、ｂはその信号が終了す
る時点を示す。例えば、上に示した信号ATは時
間t_0-8で論理“１”となる。 音声帯域インターフエースフレーム１２１は第
２８図に示した音声帯域インターフエースフレー
ムVIFタイミング・カウンタ回路１２２を含んで
いる。VIFタイミング・カウンタ回路１２２は高
精度クロツク１０５からの欠クロツクに従つて同
期を確立し、アドレス０−１２７のくりかえしの
系列を発生し、その同期を保つためにデイジタル
データ送信器１０１に制御信号を送る。高精度ク
ロツク１０５からの16384MHzのタイミング信号
は水晶フイルタ２８０１、欠パルス検出器２８０
２およびツイストリングカウンタ２８０３に与え
られる。第２図のライン受信器に関連して後に詳
述される型の水晶フイルタ２８０１は16384MHz
の到来クロツク信号を再生し、各欠パルスの位置
にパルスを挿入する。水晶フイルタ２８０１の出
力信号CLK１６第１０図はデイジタルデータ送
信器に伝送される。欠パルス検出器は高精度クロ
ツク１０５からの到来クロツク信号の欠パルスを
検出し、パルスが欠けているたびごとに出力パル
スを発生する。欠パルス検出器２８０２からのパ
ルス入力はVIFタイミング・カウンタ回路１２２
を強制同期するのに利用される。ツイストリング
カウンタ２８０３は第２１図に示した形式の８個
のゲート付き遅延フリツプ−フロツプを含み、こ
れは高精度クロツク１０５からの到来パルスを計
数して、これによつて第１０図に示したタイミン
グ信号AT乃至HTを与える。また第１０図には
特に示していないが、それぞれ信号AT乃至HT
のタイミング信号の補数である信号AN乃至HN
も発生される。信号AT乃至HNは復号器２８０
６に与えられ、これは信号AT乃至HTとAN乃
至HNの組合せによつてタイミングのとれた制御
信号を発生する。これらのタイミングのとれた制
御信号はこゝでは前述したようにそれが開始ある
いは終了する時刻で示される。例えば信号FTと
ENの間の論理的ANDをとるとt_12-13で論理“１”
を生ずる。 ツイストリングカウンタ２８０３と高精度クロ
ツク１０５の間の同期を確保・維持するために、
欠パルス検出器２８０２の各パルス出力はツイス
トリングカウンタ２８０３を制御して時刻t₀で
AT乃至HT第１０図で表わされる信号を発生す
る。これが時刻t₀を規定する。到来クロツク信号
を計数することによつて、ツイストリングカウン
タ２８０３の出力は第１０図に示すように変化し
て同期を維持する。VIFタイミング・カウンタ回
路１２２はまた１対のレジスタ２８０４と２８０
７それに加算１回路２８０９を含み、これらは相
互接続されてアドレス０乃至１２７のくりかえし
の系列を発生する。音声信号符号器２８０５に与
えられたレジスタ２８０４の内容はその信号を符
号化すべき特定の音声周波数ラインを規定する。
欠パルス検出器２８０２から出力パルスが生ずる
たびにレジスタ２８０４はチヤネル・アドレス０
にセツトされる。欠パルスの発生の間の同期は後
述するアドレス発生装置によつて維持される。ツ
イストリングカウンタ２８０３を時刻t₀を示す状
態に設定し、レジスタ２８０４の内容をアドレス
０に設定することによつてVIFタイミング・カウ
ンタ回路１２２と高精度クロツク１０５からのタ
イミング信号の間に同期がとれるようになる。 レジスタ２８０４の内容は復号器２８０６から
の信号に応動して時刻t_12-13でレジスタ２８０７
にゲートされる。レジスタ２８０７の出力は加算
１回路２８０９に与えられ、これはそれを１だけ
増分する。時刻t_14-15で加算１回路２８０９の増
分された出力はレジスタ２８０４にゲートされ
る。上述の動作は各動作サイクルの間継続され、
フレームごとに０−１２７のアドレスの系列が繰
返すことになる。 前述したように、符号器２８０５はレジスタ２
８０４の内容によつて規定される到来ラインのア
ナログ信号をデータワードに符号化することによ
つてレジスタ２８０４に含まれたアドレスに応動
する。これらのデータワードは時刻t_12-13で出力
レジスタ２８１０にゲートされ、その内容は並列
に直接デイジタルデータ送信器１０１に与えられ
る。データワードに加えて、タイミング・カウン
タ回路１２２は制御信号Ｗ１２７およびCLKFR
を発生して、これはデイジタルデータ送信器１０
１に送信されてその同期をとる。信号Ｗ１２７は
レジスタ２８０７がアドレス１２７を記憶してい
るときに復号器２８０８によつて発生される。復
号器２８０６によつて発生される信号CLKFR
は、ツイストリングカウンタ２８０３の信号
DN、FTの論理NANDによつて決まるから、時
刻t_11-13では論理“０”となつている。 デイジタルデータ送信器１０１ ブロツク図の形式で第５図に示し、第６図乃至
第９図に詳細に示したデイジタルデータ送信器１
０１は音声インターフエースフレーム１２１のレ
ジスタ２８１０からの８ビツトの並列データワー
ドをデータ出力ワードの所定のバイポーラ信号に
変換する。デイジタルデータ送信器１０１への入
力データワードはデータビツトＤ０乃至Ｄ７とデ
ータのビツトの組合せについてのパリテイビツト
それにそのデータの識別チヤネルアドレスであ
る。第６図乃至第９図のデイジタルデータ送信器
１０１は２本の独立な出力同軸ケーブル１１２の
二つの独立な出力デイジタルデータの流れを二つ
の独立なデイジタルデータ受信器１０２第１図に
送るように設計されている。従つて入力導体第７
図、第８図のAD１，AD１，……AD７は第１の
デイジタルデータ受信器１０２のワードの入力デ
イジツトＤ０−Ｄ７に対応し、入力第（７図、第
８図のBD０，BD１，……BD７）は第２のデイ
ジタルデータ受信器のワードの入力デイジツトＤ
０−Ｄ７に対応する。これらの二つのデイジタル
ワードは独立にほとんど同時に直列形式に変換さ
れる。タイミング・制御信号はこれらに同時に与
えられ、従つて同期がとれていることになる。以
下に示す例においては、ひとつのデータ流の発生
についてだけ詳しく述べる。 デイジタルデータ送信器１０１は音声帯域イン
ターフエースフレーム１２１の水晶フイルタ２８
０１からのクロツク信号（第１０図のCCLK１
６）を受信する。CLK１６はスキツプパルス回
路５０８を経由してツイストリングカウンタ・タ
イミング翻訳器５０９に送られる。ツイストリン
グカウンタ・タイミング翻訳器５０９は第２１図
に示す型のゲート付き遅延フリツプ−フロツプ８
個で構成されており、これは相互接続されて第１
０図のタイミング信号AT乃至HTを与える。第
１０図には特に示していないが、この他に信号
AT乃至HTのそれぞれの補数であるゲート信号
AN乃至HNが発生される。信号AT乃至HTおよ
びAN乃至HNの論理的な組合せによつて、シス
テムのタイミング制御信号が発生される。例え
ば、入力信号の他にATとCNとに接続した
NANDゲートでは時間t_0-2の間だけ入力信号の補
数を出力に生ずる。 各々の入力の８ビツトデイジタルデータワード
とそれに関連するパリテイビツトは並列にレジス
タ（第２８図の２８１０）から時間_12-12で入力
AD０〜AD７とAPADのそれぞれに与えられる。
一般的に述べれば、このデータワードの各デイジ
ツトは順次にフリツプ−フロツプ（第９図の９０
１）にゲートされそこに約122ns（２タイミング時
間）だけ記憶される。フリツプ−フロツプ９０１
はこうして蓄積された各デイジツトの真と補数の
表示を発生する。フリツプ−フロツプ９０１から
送信される特定のデイジツト表示は信号RECLK
１およびRECLK０によつて示されるようにフオ
ーマツトフリツプ−フロツプ（第６図の６０１）
の状態により選択される。 期間t_0-2では導体AD０の入力デイジツトは
NANDゲート８０１によつて導体PSABを通し
てゲート付き遅延フリツプ−フロツプ９０１に到
る。NANDゲート８０２は期間t_2-4で導体PSAA
を通して導体AD１の信号をゲート付き遅延フリ
ツプ−フロツプ９０１にゲートする。時間_3-4で
パルスDTEN（第１０図）は第２０図に示す形の
２ビツトシフトレジスタ８０５−８１０に与えら
れてこれをリセツトする。レジスタ８０５−８１
０は二つの到来デイジタルワードのビツトＤ３−
Ｄ７とパリテイ・デイジツトを蓄積するのに使用
される。各々の２ビツトレジスタの二つの蓄積セ
クシヨンは独立であるから二つのデイジタルデー
タワードの間には組合せはない。時間t_4-5では第
１０図の入力信号STETが２ビツトレジスタ８０
５−８１０の各々に与えられて、これはその入力
信号に応動して入力AD３−AD７およびAPAD
に与えられた信号の補数を蓄積する。時刻t_4-6に
おいて導体AD２の入力はゲート付き遅延フリツ
プ−フロツプ９０１にゲートされる。入力AD３
−AD７のゲート動作はこのようなシーケンシヤ
ルな方法で行なわれ、ゲート付き遅延フリツプ−
フロツプ９０１に各到来デイジタルワードのデイ
ジツトが順次に与えられる。第１１図（線PSAA
＋PSAB＋PSAC）は01111111がそれぞれデイジ
ツトAD０−AD７を表わすような到来ワードの
場合のゲート付き遅延フリツプ−フロツプに与え
られるデイジツトを示している。ゲート付き遅延
フリツプ−フロツプのトグル入力は導体SCLK１
６に接続されこれは同期している間は信号CLK
１６を再出する。ゲート付き遅延フリツプ−フロ
ツプ９０１は第２１図の説明に従つてSCLK１６
の各パルスの前縁でそのＤ入力の信号を蓄積す
る。従つてゲート付き遅延フリツプ−フロツプ９
０１は第１１図に示したシーケンスでデイジツト
Ｄ０−Ｄ７を蓄積する。 デイジタルデータ伝送フオーマツト制御 フオーマツトタイミング発生器（第５図、第６
図の５０７）はゲート付き遅延フリツプ−フロツ
プ９０１の内容の真と補数の表示を選択すること
によつて所定のバイホーラ形式に変換して伝送す
るのを制御する。フオーマツトタイミング発生器
５０７ゲート付き遅延フリツプ−フロツプ６０１
のＤ入力端子は入力信号としてツイストリングカ
ウンタ・タイミング発生器５０９からの信号（第
１０図のFRMT）とNANDゲート６０２の出力
信号の論理的AND６０３を受信する。布線AND
ゲート６０３の出力は第１０図でフオーマツトタ
イミングイン６０３と示されている。フオーマツ
トタイミングイン信号（第１０図）のＷ１２７と
ラベルの付いた点線はt_9-10で生ずるパルスがワ
ールド１２７では時間（t_9-10）で除去されたも
のである。後に詳述するようにこの除去は
NANDゲート６０２の動作によつて実行される。 ゲート付き遅延フリツプ−フロツプ６０１のト
グル入力端子はタイミング信号SCLK１６を受信
し、トグル・制御入力（第１０図）に応動して第
１０図の相補的出力RECLK１およびRECLK０
を発生する。信号RECLK１およびRECLK０は
第９図のフリツプ−フロツプ９０１のゲート入力
Ｇ０，Ｇ１のそれぞれに伝送される。第２１図に
示したゲート付き遅延フリツプ−フロツプの説明
に従えば、RECLK１に“０”があり、これに対
応してRECLK０に“１”があれば、ゲート付き
遅延フリツプ−フロツプ９０１は真の信号を蓄積
して出力SERDAを生じ、一方RECLK１に“１”
があり、その補数の“０”がRECLK０にあれ
ば、信号の補数のゲート付き遅延フリツプ−フロ
ツプ９０１から導体SERDAに与えられる。出力
SERDAは最終的な出力伝送の前にバツフア作用
と再生を行なうために追加の段であるゲート付き
遅延フリツプ−フロツプ９０２に与えられる。さ
らに信号RECLK１とRECLK０は61ns（１クロツ
ク時間）ごとに変化できるから、デイジツト部分
の61nsが二つで各データワードのデイジツトを表
わすような伝送ができる。 フオーマツト発生の説明は二つの部分に分けら
れる。第１の部分はワード１２７ではない到来デ
ータワード01111111についての動作の説明であ
る。第２の説明はワード１２７としてデイジタル
データ送信器に与えられるデータワード10101010
に関する動作の説明である。フレーム同期情報を
伝送するためにワード１２７の間は本発明では符
号化の形式を異るようにしてあるためにこのよう
な区別が生ずるのである。第１１図は上述した第
１の例に従う出力ゲート動作を示す。データワー
ドデイジツトは第１１図（FF９０１，Ｑ１）に
示すように、フリツプ−フロツプ９９０１に直列
にゲートされる。信号（第１１図のRECLK１）
はフリツプ−フロツプ９０１のゲート端子Ｇ０に
与えられ、信号（RECLK０、図示せず）はその
フリツプ−フロツプのゲート端子Ｇ１に与えられ
る。これらのデータ・制御入力に応動して第１１
図にはフリツプ−フロツプ９０１の出力
SERDA）が示されている。時間t_15-2からの論理
“０”のRECLK１によつて、すべてのデータワ
ードの両方のデイジツト部分でビツトＤ７につい
ての真の表示が伝送される。Ｄ７の二つの真のデ
イジツト部を利用してデイジタルデータ送信器１
０１とデイジタルデータ受信器１０２の間のチヤ
ネル同期が得られる。 以下の説明は第１２図に示されるようにビツト
Ｄ０−Ｄ７がそれぞれ10101010であるようなワー
ド１２７に関する動作の説明である。前述したよ
うに音声帯域インターフエースフレーム１２１の
復号器２８０８はレジスタ２８０７がアドレス１
２７を蓄積しているときには、論理“０”信号Ｗ
１２７を発生する。この論理“０”信号Ｗ１２７
は反転されてフオーマツトタイミング発生器５０
７のNANDゲート６０２に与えられる。ツイス
トリングカウンタ・タイミング翻訳器５０９から
のタイミング入力によつて、ワード１２７の時間
t_9-10におけるNANDゲート６０２の出力は“０”
となる。この“０”の信号は信号FRMTとノー
ド６０３でANDされて時間t_9-10でフリツプ−フ
ロツプ６０１に対する“１”入力を除去する。従
つてこれ以外の場合には“１”であるはず（第１
１図参照）の出力RECLK１（第１２図）は時間
t_10-11で“０”となる。RECLK１の“０”は
t_10-11からゲート付き遅延フリツプ−フロツプ９
０１に与えられ、Ｄ４とその補数Ｄ４ではなく
D4D4の対をその出力（第１２図のSERDA）に
与える。ワード１２７の間には真のD4ビツトは
デイジタルデータ受信器１０２にフレーム同期情
報を伝送するために使用される。 デイジタルデータ送信器１０１はまたパリテイ
サンプラ・カウンタ５０５を含み、これはアドレ
スとデータとアトレスに対するパリテイを示す到
来信号PAに対する到来パリテイに応動して、受
信データのパリテイが正しいかどうかを判定す
る。このパリテイが正しくないときには信号
TSWOUTAあるいはTSWOUTBが発生される。 デイジタルデータ送信器の同期 システムの初期化の間には、音声インターフエ
ースフレーム１２１とデイジタルデータ送信器１
０１の間の同期をとることが必要である。ワード
フレーム検出器５１０とVIFカウンタ回路２８０
３からの制御信号CLKFRによつてスキツプパル
ス回路５０８を制御することによつて同期がとら
れる。ツイストリングカウンタ・タイミング翻訳
器５０９によつて規定される時刻t₁₂が音声イン
ターフエースフレーム１２１のツイストリングカ
ウンタ２８０３によつて規定される時間_11-13で
生じたときに同期がとれていることになる。この
目的のために音声帯域インターフエースフレーム
１１２１の復号器（第２８図の２８０６）は、ツ
イストリングカウンタ２８０３によつて規定され
る時間t_11-13で論理０である信号（第１０図の
CLKFR）を発生する。信号CLKFRは反転され
てゲート付き遅延フリツプ−フロツプ６０４の
D1入力に与えられる。ゲート付き遅延フリツプ
−フロツプ６０４のＴ入力はツイストリングカウ
ンタ・タイミング翻訳器５０９の出力ENであ
り、信号ENの前縁はツイストリングカウンタ・
タイミング翻訳器５０９によつて規定される時刻
t₁₂で生ずる。入力CLKFRが“０”（ゲート付き
遅延フリツプ−フロツプ６０４のＤ入力が“１”）
のときに信号ENが正である限り、同期は保たれ
ている。しかしながら、もし信号ENの正への変
化が信号CLKFRが“１”の間にゲート付き遅延
フリツプ−フロツプ６０４のＤ入力が“０”の間
に）生ずれば、ゲート付き遅延フリツプ−フロツ
プ６０４のQ0出力に“１”が生ずることによつ
て同期が失なわれたことが示される。信号
WFSAMPと呼ばれるこの論理“１”は信号AT、
BNによつて規定される時間t_0-1の間にスキツプ
パルス回路を制御して到来ビツト流CLK１６の
到来ビツトのパルスのひとつをスキツプする。 第１３図は同期を確立する方法を示すものであ
るが、これには信号CLKFRを発生するための音
声帯域インターフエースフレーム１２１に使用さ
れるタイミングパルス（VIFの16、384MHzのク
ロツク）を示している。VIFの16384MHzクロツ
クのすぐ上のt₁₅他のタイミング表示は音声帯域
インターフエースフレーム内の各クロツクパルス
の意味を示している。ツイストリングカウンタ２
８０３によつて、規定されるリングカウンタ２８
０３は時刻t_11-13で論理“０”である。第１３図
はまたデイジタルデータ送信器１０１を制御する
信号SCLK１６を示している。第１３図の
SLCLK１６のすぐ上のt₀他のタイミング表示は
送信器１０１の中の各タイミングパルスの意味を
示している。この意味はツイストリングカウン
タ・タイミング翻訳器５０９によつて規定され
る。第１３図の左側の半分はVIFの高精度クロツ
クパルスがデイジタルデータ送信器１０１の対応
するクロツクパルスSCLK１６とは同一の時を示
さないような同期のとれていない状態を示してい
る。ENの前縁は“１”のCLKFRに対応するか
ら、デイジタルデータ送信器１０１のツイストリ
ングカウンタ５０９で規定される時刻t₁₂で同期
が失なわれたことをワードフレーム検出器５１０
のゲート付き遅延フリツプ−フロツプ６０４で検
出する。ゲート付き遅延フリツプ−フロツプ６０
４はこのようにしてスキツプパルス回路５０８を
制御する信号WSFAMPを発生してVIFからのパ
ルスt₁に対応するパルスをスキツプする。このパ
ルスがスキツプされた後では、クロツクパルスの
二つのシーケンスは等しくなる。図示のように入
力CLKFRの論理“０”の間に生ずるENの次の
前縁では同期動作を示すパルスのスキツプはな
い。もし音声帯域インターフエースフレーム１２
１とデイジタルデータ送信器１０１が１パルス以
上同期ズレを生じていれば、16パルスごとに１パ
ルスが上述と同様にスキツプされて同期が実現す
るまでくりかえされる。 ラインドライバとライン受信器の回路（第２図） デイジタルデータ送信器１０１の動作によつて
直列に送信されるデータチヤネルのくりかえしの
系列が生ずる。これらのチヤネルはラインドライ
バ（第２図の１１１）に送信され、これは同軸ケ
ーブル１１２と変圧器１１３から成る交流結合媒
体に信号を送出する。ラインドライバ１１４は変
圧器１１３を通して直列のデータ流を受信する。
到来データ流は演算増幅器２０１の入力に与えら
れる。リミタ回路２０２は演算増幅器２０１の入
力を固定レベルにクランプして演算増幅器２０１
のすべての出力が所定の限界内に入るようにす
る。演算増幅器２０１は伝送装置の周波数特性を
補正するための等化器を含んでいる。演算増幅器
２０１の出力（第３図の上の部分）はデータ送信
器１０１から送られて来たデータを表わすビツト
の流れを再生したものであつて、これはトグル・
フリツプ−フロツプ２２０３のＤ入力に与えられ
る。 演算増幅器２０１の出力はまたダイオード回路
２０４に与えられ、その出力が16384MHzの水晶
２０５を駆動する。水晶２０５の出力は16384M
Hzの周波数の正弦波で、これは演算増幅器２０６
によつて増幅されて差動増幅器２０７によつてレ
ベルシフトされる。差動増幅器２０７の出力は次
にNANDゲートチエーン２０８に与えられて、
周波数16384MHzを持つ矩形波の８個の異る系列
を生ずる。ゲートチエーン２０８の第１の出力は
第３のゲートからとられて、トグルフリツプ−フ
ロツプ２０３の入力に与えられる。この装置によ
つてタイミングを同期し、さらに受信されたデー
タ信号を矩形化する。 デイジタルデータ受信器の信号受信 NANDゲート２０８のチエーンの第７番目の
出力はクロツク信号（INCLK：第２２図の線１）
であり、デイジタルデータ受信回路１０２を制御
するように使用される。トグルフリツプ−フロツ
プ２０３のデイジタルデータ出力はインバータ
（第１５図の１５０１）を通してゲート付き遅延
フリツプ−フロツプ１５０２のＤ入力に与えられ
る。同様にライン受信器１１４のタイミング出力
INCLKはインバータを経由してスキツプパルス
回路（第１４図、第１５図の１４０１）に与えら
れる。スキツプパルス回路１４０１は到来クロツ
ク信号INCLKを再生してその出力信号をデイジ
タルデータ受信器１０２の制御装置に与える。後
に詳述するようにスキツプパルス回路１４０１は
またデイジタルデータ受信器１０２の動作を同期
するのにも使用される。スキツプパルス回路１４
０１の出力はSINCLKと呼ばれ、これは同期し
ているときには入力クロツク１０５INCLKとそ
の反転であるを再生したものである。信
号はフリツプ−フロツプ１５０２と一致
フリツプ−フロツプ１５０３とに与えられる。フ
リツプ−フロツプ１５０２と１５０３は各々の到
来デイジツトの部分を比較して、コード形式の変
動（許容されるものもあり、されないものもあ
る。）があるかどうかを判定する。信号SINCLK
はツイストリングカウンタ・タイミング翻訳器１
４０２を駆動するのに使用され、これはツイスト
リングカウンタ・タイミング翻訳器（第５図の５
０９）と同様に動作する。ツイストリングカウン
タ１４０２は第２２図の信号AT−HT、その補
数である信号AN−HNそれに信号AT−HTと
AN−HNの種々の論理的製合せを発生する。上
述の信号の他にツイストリングカウンタ・タイミ
ング翻訳器１４０２は時間t_5-6で信号
CNTRADVを発生しこれは第２９図に示すアド
レスカウンタに送られる。このアドレスカウンタ
は７ビツトの増分できるレジスタ２９０１を含
み、これは各々の信号CNTRADVに応動してそ
の最下位のデイジツトに１を加える。レジスタ２
９０１はこうして２進アドレス０−１２７のくり
かえし系列を発生する。レジスタ２９０１の出力
はレジスタ２９０１がそれぞれワード６４とワー
ド１２７のアドレスを蓄積しているときに信号Ｗ
６４、Ｗ１２７を発生する復号器２９０２に与え
られる。さらにレジスタ２９０１の上位６番目の
デイジツトがあるときに信号CLKOOFが発生さ
れる。信号CLKOOFはアドレス０−１２７の各
シリーズの間に“０”から“１”に２回変化す
る。信号Ｗ６４，Ｗ１２７とCLKOOFはデイジ
タルデータ受信器１０２によつてデイジタルデー
タ送信器１０１との同期をとつてこれを維持する
ために使用される。 フリツプ−フロツプ１５０２はタイミング信号
INCLKに応動して、送信器１０１からのデイジ
ツト部分の到来した流れを表わすそのＤ入力に現
われる信号を記憶する。のパルスは約
61nsの間隔で生ずるから、フリツプ−フロツプ１
５０２は各デイジツト部に割当てられている時間
にほぼ等しい時間の間各到来デイジツト部を蓄積
する。SDATANと呼ぶフリツプ−フロツプ１５
０２の出力Ｑ０はデイジツト部分の到来した流れ
を表わす。SDATANは反転されてを
発生し、これは共通に第１７図、第１８図の８個
のゲート付き遅延フリツプ−フロツプ１４１０の
Ｄ入力に共通に与えられる。入力CTLを接地し、
出力Ｇ１およびＱ１をゲート付き遅延フリツプ−
フロツプ１４１０−１４１７の入力STLおよび
GOOに接続することによつてその内部ゲートＱ
０の効果がなくなつて第２１図でゲートＱ１およ
びＧ１でフリツプ−フロツプが作られる。しかし
ながら、これらの変型されたゲート付き遅延フリ
ツプ−フロツプはまだそのＤ入力に“１”が与え
られるとそのＴ入力が“０”から“１”に変化す
るとき、その“１”が蓄積される性質を持つてい
る。前述のように、信号はゲート付き
遅延フリツプ−フロツプ１４１０−１４１７の第
１のＤ入力に与えられる。データワードの到来デ
イジツトはこれらのフリツプ−フロツプの残りの
Ｄ入力に制御信号AT−HNを選択的に与えるこ
とによつて順次に蓄積される。 第２４図はワード１２７以外のデータワードが
“01111111”であるときのデータ受信の例を示し
ている。信号はツイストリングカウン
タ・タイミング翻訳器１４０２からの上述した信
号に応動してサンプルされ、第２４図でパリテイ
サンプル＋データレジスタタイミングと示した線
上の“１”に示す時刻でフリツプ−フロツプ１４
１０−１４１７の連続したものに蓄積される。デ
ータワード“01111111”に応動してこれらのフリ
ツプ−フロツプに蓄積された信号とその蓄積が行
なわれる時刻は第２４図に示されている。時刻t₇
において、フリツプ−フロツプ１４１０，１４１
１および１４１２の内容は３デイジツト蓄積レジ
スタ１４１８にゲートされる。これによつて最初
の３デイジツトの場所が空いて、次のデータワー
ドを入れられるようになる。受信器１０２の内の
データコーデイングとタイミングによつて、各デ
イジツトの表示の補数を入れるデイジツト部分
は、レジスタ１４１０−１４１７にゲートされ
る。デイジツトＤ７はチヤネル同期情報を伝送す
るのに使用されるものであるから、このデイジツ
トには補数部分は存在しない。時刻t₁₅の後では
到来データワードの８デイジツトが蓄積レジスタ
１４１８の出力とフリツプ−フロツプ１４１３−
１４１７のＧ０出力で利用できるようになる。フ
リツプ−フロツプ１４１７を除くこれらの出力の
各々は実際のデイジツトの補数を示すものである
が、フリツプ−フロツプ１４１７の出力にはその
反転した出力を生ずるためのインバータが含まれ
ている。この回路（図示せず）は各々の並列デー
タを補数から真の表示に変換するのに使用され
る。 第２５図はワード１２７であるデータワード
“10101010”の受信の例である前述したようにワ
ード１２７のデイジツトＤ４はデータとフレーム
同期の両者を伝送するために使用され、従つて真
のデイジツト部分だけが伝送される。従つて、デ
イジツトＤ４の補数部はワード１２７の間には伝
送されない。この例はデイジツトＤ４として補数
が伝送されないために普通デイジツト部分の補数
を受信するフリツプ−フロツプ（第２５図の１４
１４）が先の例のように真の表示ではなく到来デ
ータＤ４の補数を記憶する以外先の例（第２４
図）と同様に追行する。第２９図のアドレスカウ
ンタからの前述した信号Ｗ１２７に応動してワー
ド１２７の間にフリツプ−フロツプ１４１４の出
力を反転する回路１７０１によつてこれは修正さ
れる。 デイジタル受信器１０２はまた各データワード
のパリテイを計算する。この目的のために直列デ
ータフリツプ−フロツプ１５０２のＱ１出力
SDATATはパリテイサンプル・カウンタ１４２
０のゲート付き遅延フリツプ−フロツプ１９０１
に与えられる。フリツプ−フロツプ１９０１の端
子CTLを接地することによつて、Ｄ入力のすべ
てが“１”であるときには“１”のパルスがその
Ｔ入力に“１”が与えられるたびに、“１”のパ
ルスがそのＱ１出力から送信される。ツイストリ
ングカウンタ・タイミング翻訳器１４０２からの
信号（第２３図のPHEVEN、BN、HN）の組
合せが、フリツプ−フロツプ１９０１の入力Ｄ
１，Ｄ２に与えられる。フリツプ−フロツプ１９
０１のＴ入力はインバータ１９０２によつて反転
されたクロツク信号SINCLKを受信する。上述
の説明に従えば、パリテイサンプルは各々の到来
データビツトの反転した補数部から第２４図に示
した“１”に対応する時刻でとられ、パリテイサ
ンプルと呼ばれる。Ｄ７のデイジツト部分のいず
れにおいても補数形式の伝送は行なわれないの
で、ビツトＤ７でとられたパリテイサンプルは真
のデータビツトを反転したものになつていること
に注意されたい。フリツプ−フロツプ１９０１か
らの各々のＱ１出力パルスはフリツプ−フロツプ
１９０３のトグル入力に与えられる。フリツプ−
フロツプ１９０３の出力Ｑ０をそれ自身のＤ１入
力に接続することによつて、これがフリツプ−フ
ロツプ１９０１から“１”パルスを受信するたび
にその状態が変化するようになる。このためフリ
ツプ−フロツプ１９０３はパリテイカウンタとし
て動作する。第２４図は到来データワードが
“01111111”である場合のフリツプ−フロツプ１
９０１の出力Ｑ１におけるPARSAMPQ１の系
列である。時間t_0-1では第２３図のPARSAMP
はツイストリングカウンタ・タイミング翻訳器１
４０２からの信号ANおよびBTに従つて発生さ
れて、フリツプ−フロツプ１９０４のトグル入力
に与えられる。このトグルパルスはフリツプ−フ
ロツプ１９０４を動作して、そのとき与えられた
フリツプ−フロツプ１９０３のパリテイカウント
を蓄積するようにする。信号PARSAMPはまた
反転されてフリツプ−フロツプ１９０３をリセツ
トするのに使用される。フリツプ−フロツプ１９
０３によつて蓄積されたパリテイ情報はこうして
フリツプ−フロツプ１９０４にゲートされるが、
もし到来データワード中に奇数個の“１”があれ
ば“０”となり、もし到来データワード中に偶数
個の“１”があれば“１”となる。すべてのデー
タワードでデイジツトＤ７は真の形式で伝送され
るが、このためパリテイ回路で補正を行なう必要
はない。しかしながら、ワード１２７の間はデイ
ジツトＤ４の両方のデイジツト部は、その真の形
式で伝送される。パリテイサンプルを時間t_9-10
でとるとき、ビツトＤ４の補数化された表現が他
のすべてのフレーム中のデータワードについて与
えられる真の入力の代りにフリツプ−フロツプ１
９０１に与えられる。この理由から、フリツプ−
フロツプ１９０４の内容はワード１２７の間には
実際のパリテイカウントを反転したものとなつて
いる。これは第２９図のアドレスカウンタで信号
Ｗ１２７が発生されているときにフリツプ−フロ
ツプ１１９０４の出力の補数をとる回路１９０５
によつて補正される。 デイジタルデータ受信器の同期 以下の説明はデイジタルデータ受信器１０２が
同期を確立するための動作の説明である。前述の
ように到来デイジツトの部分は約61nsの間フリツ
プ−フロツプ１５０２に蓄積される。ここで選定
された出力すなわちＧ１あるいはＧ０が一致フリ
ツプ１５０３にゲートされ、新らしいデイジツト
部がフリツプ−フロツプ１５０２にゲートされる
フリツプ−フロツプ１５０２の新らしいデイジツ
ト部は、いずれの出力すなわちＧ０あるいはＧ１
がフリツプ−フロツプ１５０３から導体
DMATCHにゲートされるかを制御する。もしフ
リツプ−フロツプ１５０３および１５０４の内容
が相補的であれば、信号DMATCHは論理“０”
である。しかしながら、もしこれが互に相補的で
ないならば“１”信号がDMATCHに与えられ
る。一致でフリツプ−フロツプ１５０３にゲート
されるべきフリツプ−フロツプ１５０２特定の出
力はフオーマツトフリツプ−フロツプ１５０４の
出力Q₀，Q₁によつて規定される。一般に言つて、
フリツプ−フロツプ１５０４は一致フリツプ−フ
ロツプ１５０３の実際のデイジツト部をゲートす
る。しかしながら符号化形式によれば、すべての
データワードについて、デイジツトＤ７と、ワー
ド１２７のデイジツトＤ４では補数が伝送されな
いのでそれぞれの第１のデイジツト部分の補数が
フリツプ−フロツプ１５０３にゲートされる。第
２３図の一致機能タイミングと示した線上で
“１”が示された時刻で導体DMATCH上の信号
によつて誤り検出回路１４２１は信号サンプルす
る。もし同期がとれていれば、導体DMATCH上
の信号は、与えられたデータワードのデイジツト
の二つの部分が比較されたことになるから“０”
となる。 第２６図および第２７図はワード１２７以外の
データワードと、ワード１２７のデータワードに
ついての上述の動作をそれぞれ示している。第２
６図に示すようにSERDを経由して一致フリツプ
−フロツプ１５０３に与えられるデイジツト部分
は一般に実際に受信されたデイジツト部分であ
る。（SDATANで示される。）これはフオーマツ
トタイミング出力（第２６図）によつて時間
t_14-15で変化されて、デイジツトＤ７の補数デイ
ジツト部がフリツプ−フロツプ１５０３にゲート
される。比較される実際の量はSDATANと一致
Ｑ０（第２６図）に同時に存在する値である。一
致機能タイミング（第２６図）で“１”が生ずる
たびにSDATANと一致Ｑ０の存在する値は比較
されてそのサンプル時間で導体DMATCHに
“０”を生ずる。第２７図はチヤネル１２７のデ
ータワードを示すが、このときにはＤ４では補数
は受信されない。従つて時間t_8-9ではフオーマツ
トタイミング出力は“０”であり、Ｄ４の補数が
上述した方法でフリツプ−フロツプ１５０３にゲ
ートされる。 サンプリング期間のひとつで、DMATCHに論
理“１”信号が生ずると、これは伝送誤りあるい
は同期外れを示すことになる。この理由から、こ
のような誤りはすべてフレーム外れ検出器１４２
２によつて計数され、後述するように第１６図の
出力導体RSWを経由して誤り源レジスタ（図示
せず）に与えられる。サンプリング時間の間の
DMATCH上の論理“１”信号によつて誤り検出
回路１４２１が信号EMMBを発生することにな
り、これがフレーム外れ検出器１４２２のフリツ
プ−フロツプ１６０１をリセツトすることにな
る。フリツプ−フロツプ１６０１の出力Ｑ１は導
体RSWを経由して誤り源レジスタに伝送される。
64チヤネルに１度、信号CLKOOFで信号の“０”
から“１”への変化が、前述した第２９図のアド
レス発生器によつて生じたときに、論理“０”の
フリツプ−フロツプ１６０１がフリツプ−フロツ
プ１６０２をセツトするのに使用される。もしさ
らに誤り信号EMMBが生じても、フリツプ−フ
ロツプ１６０１は再びリセツトされる。
CLKOOFが次に生じたときに、フリツプ−フロ
ツプ１６０１の内容はフリツプ−フロツプ１６０
３に転送され再び１６０１のリセツト状態によつ
てフリツプ−フロツプ１６０２がセツトされる。
誤り信号EMMBによつてフリツプ−フロツプ１
６０１が再びリセツトされているときには、その
出力Ｑ０はフリツプ−フロツプ１６０３の内容を
フリツプ−フロツプ１６０４のＤ入力にゲートす
る。この入力によつてフリツプ−フロツプ１６０
４は信号CLKOOFが次に“０”から“１”に変
化するときに論理“０”を蓄積することになる。
フリツプ−フロツプ１６０４にこのような論理
“０”があると、導体BFNには論理“１”信号が
発生され、これが誤り検出回路１４２１に処理さ
れてフリツプ−フロツプ１６０５をリセツトする
ことになる。フリツプ−フロツプ１６０５がリセ
ツトされると、信号WFNが誤り検出回路１４２
１に伝送される。この入力の組合せが誤り検出回
路１４２１に与えられると、信号TIC５１０が生
じてスキツプパルス回路１４０１に反送され、ま
た信号RSTが生じてアドレス発生回路（第２９
図）に伝送される。信号TIC５１０に応動して、
スキツプパルス回路は導体SINCLK上のタイミ
ング・パルスをスキツプする。スキツプパルス回
路１４０１はスキツプ・パルス回路５０８に関連
して述べたと同様に動作して、ビツト同期をと
る。アドレス発生器（第２９図）は信号RSTに
応動してアドレス出力１２７をリセツトする。 上述した状態においては、各信号DMATCHに
よつてアドレス発生器は出力１２７にリセツトさ
れ、導体SINCLK上のパルスのスキツプが行な
われる。第２９図のアドレス発生器のリセツトに
よつて、実際にはワード１２７でないときに信号
Ｗ１２７が発生されることになるので、フレーム
外れ検出器１４２２は信号BFをデータフオーマ
ツタ回路１４２３に送信して、信号Ｗ１２７によ
つてデイジツトＤ４のフオーマツト変更が行なわ
れないようにする。誤り信号EMMBがもはや発
生しないようになつたときに、第２９図のアドレ
スカウンタは信号RSTの欠如によつて増分され
るようになる。もしこれ以外の誤りなしにこれが
アドレス１２７からアドレス６４に進めば、信号
Ｗ６４が発生されてフレーム外れ検出器１４２２
に伝送される。この信号が存在するとタイミング
信号（ENおよびFT）の制御によつて、時刻t₁₂
でフリツプ−フロツプ１６０４をセツトする。信
号Ｗ６４は不整合なしに64のデータワードをつづ
けて受信されたことを示し、これでチヤネル同期
がとられたと考えられる。従つて、アドレス発生
器のアドレス１２７に同期せずにチヤネル１２７
が生ずると次の誤りとなる。次の論理“１”の
DMATCHが発生されると、信号RSTが再び生
じて、アドレスカウンタをアドレス１２７にリセ
ツトし、フリツプ−フロツプ１６０３をセツトす
る。ここで到来データ流とデイジタル受信器それ
に第２９図のアドレス発生器の間にはビツト、ワ
ード及びフレームの同期がとれたことになる。 出力伝送方式 蓄積レジスタ１４１８、フリツプ−フロツプ１
４１３−１４１７からの出力信号は並列の形式で
時分割交換ネツトワーク１００に伝送される。さ
らにアドレスカウンタ（第２９図）によつて発生
されたアドレスは各データワードと共にその識別
指標として伝送される。時分割交換ネツトワーク
は種々の到来チヤネルを出チヤネルのフレームに
接続する。出チヤネルの各フレームは128の並列
データワードのチヤネルから成り、これはデイジ
タルデータ送信器１０１の入力と同様である。こ
れらの並列データワードはデイジタルデータ送信
器１０３に与えられてこれによつて前述したバイ
ポーラ符号化形式で符号化される。デイジタルデ
ータ送信器１０３はデイジタルデータ送信器１０
１と本質的に同様に動作する。しかしながら、デ
イジタルデータ送信器のタイミング・制御情報は
第２８図で示した装置と本質的に同一の装置で
TSIタイミング・制御回路１０６によつて発生さ
れる。デイジタルデータ受信器１０４はデイジタ
ルデータ送信器１０３からの到来デイジツト部の
流れを受信して、これに対してデイジタルデータ
受信器１０２と本質的に同様の操作を行なう。デ
イジタルデータ受信器１０４のタイミング制御情
報は第２９図のアドレスカウンタと本質的に同様
なアドレスカウンタと本質的に同様なアドレスカ
ウンタによつて音声帯域インターフエースフレー
ム１２１の中で発生される。

【図面の簡単な説明】

第１図はデータ伝送方式が使用される環境の一
例を示す説明図、第２図は伝送媒体の例とこのデ
ータ伝送方式の部分を示す説明図、第３図および
第４図は第２図のライン受信器のタイミングを示
すタイミング図、第５図はデータ送信器のブロツ
ク図、第６図乃至第９図は第３０図に示すように
配置されデイジタルデータ送信器をより詳細に示
す図、第１０図乃至第１３図は第６図乃至第９図
の部分のタイミング図、第１４図はデイジタルデ
ータ受信回路のブロツク図、第１５図乃至第１９
図は第３１図に示すように配置されデイジタルデ
ータ受信器をより詳細に示す図、第２０図は図面
で利用される２ビツトレジスタの説明図、第２１
図は図面で利用されるゲート付き遅延フリツプ−
フロツプの説明図、第２２図乃至第２７図は第１
５図乃至第１９図のデイジタルデータ受信器の動
作を示すタイミング図、第２８図は第６図乃至第
９図のデイジタルデータ送信器に制御信号を与え
る制御装置のブロツク図、第２９図は第１５図乃
至第１９図のデイジタル・データ受信器に関連し
て利用されるアドレスカウンタのブロツク図、第
３０図および第３１図は第６図乃至第９図、第１
５図乃至第１９図の配置をそれぞれ示す図であ
る。

【表】 同期手段 １４０１ スキツプパルス回路

Claims (1)

1. 【特許請求の範囲】 １ 各々が所定数のデータビツトを有するデイジ
   タルデータワードと、同期情報とを伝送する方法
   において、 各ワードの所定のデータビツトが、該所定のデ
   ータビツトと前記同期情報とを表示するために、
   該データの真の表示又は補数の表示としてのみ伝
   送され、 残りのデータビツトが、各残りのデータビツト
   の真の表示とこれに続く補数の表示とから成るパ
   ターンで伝送されることを特徴とする方法。 ２ 各々が所定数のデータビツトを有するデイジ
   タルデータワードと、同期情報とを伝送するため
   のデイジタルデータ送信器であつて、 データ送信器が 入力データビツトに応動して該データビツトの
   各々の真の表示と補数の表示とを発生するフオー
   マツト手段Ｑ１，Ｑ０と、 各ワードにおける該ビツトのうちの所定のビツ
   トに関連する第１の制御信号を発生し、各ワード
   における該ビツトのうちの他の所定のビツトに関
   連する第２の制御信号を発生する制御手段６０２
   と、 該制御信号に応動して、データのみを表わすた
   め、該第１の制御信号に関連する各ビツトの真の
   表示および補数の表示の組合せを送信し、該デー
   タおよび同期情報の両方を表わすため該第２の制
   御信号の１つに関連する各ビツトの真の表示の
   み、あるいは補数の表示のみを送信とする送信手
   段６０１，GQ１，GQ０とを有することを特徴
   とするデイジタルデータ送信器。 ３ 特許請求の範囲第２項に記載のデイジタルデ
   ータ送信器において、該送信手段が該真の表示お
   よび補数の表示の組合せに応動してバイポーラ信
   号を送信し、該真の表示にのみ応動してユニポー
   ラ信号を送信する手段１１１を有することを特徴
   とするデイジタルデータ送信器。 ４ 特許請求の範囲第２項又は第３項に記載のデ
   イジタル送信器において、データワードは時分割
   多重方式の繰返しチヤネルにおいて送信され、該
   送信器は、各データワードチヤネルを識別するア
   ドレス信号を生じさせるアドレスカウンタ２８０
   ７，２８０９，２８０４を有し、該制御手段６０
   ２は、該アドレス信号に応動して所定のデータワ
   ードチヤネルの間の所定のビツトに関連する該制
   御信号の１つを禁止し該所定のデータワードチヤ
   ネルにおけるその所定のビツトに関連する第２の
   制御信号を発生することを特徴とするデイジタル
   データ送信器。 ５ 各々が所定数のデータビツトを有するデイジ
   タルデータワードと、同期情報とを受信するため
   の受信器であつて、 所定のデータビツトを除くすべてのデータビツ
   トが真の表示とこれに続く補数の表示として送信
   され、各ワードの所定のデータビツトが、該所定
   のデータビツトと同期情報とを表示するために、
   該データの真の表示又は補数の表示としてのみ送
   信され、 前記受信器が、バイポーラ表示が受信されると
   ころのビツト位置に関連する第１の受信制御信号
   を発生し該データワード各々における所定のビツ
   ト位置に関連する第２の受信制御信号を発生する
   受信制御手段１５０４と、 受信されたビツトと該第１および第２の受信制
   御信号に応動し、該第１の受信制御信号の１つが
   ユニポーラデイジツトに関連するときおよび該第
   ２の受信制御信号の１つがバイポーラデイジツト
   に関連するときに、誤り信号を発生する誤り検出
   手段１５０３，１４２１から成ることを特徴とす
   る受信器。 ６ 特許請求の範囲第５項に記載の受信器におい
   て、該受信器が、該誤り信号に応動して、該第１
   および該第２の受信制御信号の前記ビツト位置と
   の関連を修正する手段１４０１を有することを特
   徴とする受信器。