JPH0143397B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、バイポーラ型トランジスタで構成
されたスタテイツク型RAM（ランダム・アクセ
ス・メモリ）に関する。

この発明に先立つて、３値電圧によるバイポー
ラ型RAMの書込／読出方式が提案されている。

この３値方式では、選択されたメモリセルのハ
イレベルV_CH、ロウレベルV_CLの記憶情報に対し
て、両者の中間電圧に設定された読出動作のため
の基準電位V_refcと、書込動作のための上記ハイ
レベルV_CHより高い電圧に設定された高レベル書
込電圧V_WH及び上記ロウレベルV_CLより低い電圧
に設定された低レベル書込電圧V_WLとの３値電圧
が書込回路によつて形成されるものである。

このような３値書込回路として、第１図に示す
ような回路が、この発明に先立つて考えられてい
る。

この回路では、共通エミツタに定電源I₀がそれ
ぞれ設けられた２組の差動トランジスタQ₁，Q₂
及びQ₃，Q₄と、そのコレクタに設けられた抵抗
回路R₁ないしR₃とで３値電圧に形成し、エミツ
タフオロワ回路を通して、出力電圧V₁，V₂を得
るものである。

書込時には、基準電圧V_BBに対して、一方の入
力信号D_IN（又は_IN）が書込データに従つてハイ
レベルとされるので、上記電圧V_WH，V_WLは、次
式(1)、(2)によつて求められる。

V_WH＝−2R₁I₀―V_BE …(1) V_WL＝−２（R₁＋R₂）I₀―V_BE …(2) また、読出時には、基準電圧V_BBに対して、双
方の入力信号D_IN，_INともロウレベルにされるの
で、上記電圧V_refcは、次式(3)によつて求められ
る。

V_refc＝−（2R₁＋R₂）I₀―V_BE …(3) したがつて、第２図に実線によつて示すように
上記電圧V_refcに対して、上記電圧V_WL，V_WLが上
下対称となつている。

ここで、メモリセルへの高速書込みを実現する
ために、同図点線で示すように、低レベル書込電
圧V_WLを大きくするために、抵抗R₂，R₃の抵抗
値を大きくし、抵抗R₁の抵抗値を小さくすると、
高レベル書込電圧V_WHも大きくなつてしまう。

上記高レベル書込電圧V_WHが高くなると、出力
トランジスタQ₈，Q₉のベース電圧を上昇させて、
これらのトランジスタQ₈，Q₉及び、そのエミツ
タがデータ線Ｄ（又は）に結合され、上記出力
電圧V₁（V₂）を受けるメモリセル読出／書込トラ
ンジスタ（図示せず）を飽和させるため、メモリ
セルへのアクセスタイムの高速化を逆に遅くして
しまう。

すなわち、書込から読出状態に移行するとき、
上記電圧V_WHの立ち下りが大幅に遅れてしまうか
らである。

この発明の目的は、高速動作化を図つたバイポ
ーラ型RAMを提供することにある。

この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第３図には、この発明の一実施例の回路図が示
されている。同図のRAMは、公知の半導体製造
方法によつて１つの半導体基板上において形成さ
れている。端子XA₀ないしXA_k，YA₀ないし
YA_l，D_OUT，D_IN，，及び−V_EE，GNDは、
その外部端子とされる。

メモリセルは、その１つが具体的回路として示
されているように、特に制限されないが、そのベ
ース、コレクタ間が互に交差結線されたnpn駆動
トランジスタQ₁₂，Q₁₃と、そのコレクタにそれ
ぞれ設けられたpnp負荷トランジスタQ₁₄，Q₁₅と
で構成されたフリツプフロツプが用いられる。上
記駆動トランジスタQ₁₂，Q₁₃は、特に制限され
ないが、マルチエミツタ構造とされ、一方のエミ
ツタが共通化されて保持電流I_oを形成する定電流
源（図示せず）に接続されている。上記トランジ
スタQ₁₂，Q₁₃の他方のエミツタは、それぞれ一
対のデータ（又はデイジツトと呼ばれる）線D₀，
D₀に接続されている。

なお、上記トランジスタQ₁₂，Q₁₃は、ベース
及びコレクタが共通化された２つのトランジスタ
によりそれぞれ構成するものとしてもよい。

また、負荷トランジスタQ₁₄，Q₁₅は、抵抗と
クランプダイオードに置き換えるものとしてもよ
い。

上記負荷トランジスタQ₁₄，Q₁₅の共通化され
たエミツタは、ワード線W₀に接続されている。

上記代表として示されているメモリセルを中心
として、横の行には、2^l個の同様なメモリセルが
上記ワード線W₀を共通として構成されている。

また、縦の列には、2^k個の同様なメモリセル
が、データ線D₀，₀を共通として構成されてい
る。このような列、行に、2^l+k個のメモリセルが
マトリツクス状に配置され、メモリアレイＭ―
ARYが構成される。

代表として示された上記ワード線W₀，W_2kは
Ｘアドレスデコード信号X₀，X_2kを受けるワード
線駆動トランジスタQ₁₆，Q₁₇により、その選
択／非選択が行なわれる。これらのＸアドレスデ
コード信号X₀〜X_2kは、Ｘアドレスデコーダによ
つて形成される。

図示しない適当な回路装置から供給されるアド
レス信号は、アドレス入力端子XA₀ないしXA_k
を介してアドレスバツフアXB₀ないしXB_kに入力
されらる。アドレスバツフアXB₀ないしXB_kは、
入力アドレス信号に応じた相補アドレス信号を形
成して上記Ｘアドレスデコーダに伝えるので、こ
こで１つのワード線選択信号が形成される。

代表として示された一対のデータ線D₀，₀は
カラムスイツチとしてのトランジスタQ₁₈，Q₂₀
を介して、他のデータ線に対しても共通に設けら
れた定電流源I_Rに接続される。これらのトランジ
スタQ₁₈，Q₂₀のベースには、Ｙデコーダで形成
されたＹデコード信号Y₀が印加されている。

図示しない適当な回路装置から供給されるアド
レス信号は、アドレス入力端子YA₀ないしYA_lを
介してアドレスバツフアYB₀ないしYB_lに入力さ
れる。上記アドレスバツフアYB₀ないしYB_lは、
入力アドレス信号に応じた相補アドレス信号を形
成して上記Ｙアドレスデコーダに伝えるので、こ
こで一対のワード線選択信号か形成される。

この実施例では、特に制限されないが、非選択
時のデータ線に所定のバイアス電圧を与えるため
に、次の回路が設けられている。

コレクタが接地されたトランジスタQ₂₁のベー
ス・コレクタ間には、直列形態とされたダイオー
ドD₄と抵抗が設けられる。そして、直列ダイオ
ードと抵抗は、上記カラムスイツチトランジスタ
と同様なトランジスタQ₁₉を介して上記同様な定
電流源I_Rに接続されている。また、上記トランジ
スタQ₂₁のエミツタは、それぞれ一対のデータ線
D₀，₀に接続されている。このため、トランジ
スタQ₂₁は、マルチエミツタ構造又はベース及び
コレクタが共通化された２つのトランジスタで構
成されている。

また、上記一対のデータ線D₀，₀には、微小
定電流源が設けられている。すなわち、定電圧
V_Bを受けるトランジスタQ₂₂，Q₂₃とそのエミツ
タ抵抗とにより、常時微小定電流の吸い込みを行
なつているので、非選択時のデータ線電位は、約
ダイオードD₄の順方向電圧V_FとトランジスタQ₂₁
のベース、エミツタ電圧V_BEとを加えた電圧でバ
イアスされる。

メモリセルへの書込／読出のために、上記一対
のデータ線D₀，₀には、そのエミツタが結合さ
れた書込／読出しトランジスタQ₁₀，Q₁₁が設け
られている。これらのトランジスタQ₁₀，Q₁₁の
コレクタ出力信号はセンスアンプSAの入力に伝
えられる。

特に制限されないが、このセンスアンプSAは
次の各回路素子により構成されている。

定電流源を直列形態とされた抵抗R₆で形成さ
れた定電圧を受けるトランジスタQ₂₄，Q₂₅のエ
ミツタに、上記トランジスタQ₁₀，Q₁₁のコレク
タが接続される。これらのトランジスタQ₂₄，
Q₂₅のエミツタには、それぞれ定電流源が設けら
れ、そのコレクタにはそれぞれ抵抗R₄，R₅が設
けられている。そして、上記トランジスタQ₂₄，
Q₂₅のコレクタ出力は、トランジスタQ₂₆，Q₂₇
と、そのエミツタに設けられたレベルシフトダイ
オードD₁，D₂及び定電流源とで構成されたエミ
ツタフオロワ回路に伝えられる。上記ダイオード
D₁，D₂を通した出力信号は、ECL回路で構成さ
れたデータ出力バツフアDOBに伝えられる。

また、上記トランジスタQ₁₀，Q₁₁のベースに
は、書込回路WAの出力電圧V₁，V₂が印加され
る。

上記書込回路WAは、同図に示すように次の各
回路素子によつて構成されている。

この実施例の書込回路は、特に制限されない
が、３組の差動トランジスタ回路によつて、３値
電圧が形成される。差動トランジスタQ₁，Q₂及
びQ₃，Q₄の共通エミツタには、定電流源I₀がそ
れぞれ設けられている。トランジスタQ₁，Q₃及
びQ₂，Q₄のコレクタは、それぞれ共通化されて
いる。また、差動トランジスタQ₅ないしQ₇の共
通エミツタには、定電流源I₀′が設けられている。
そして、上記トランジスタQ₅，Q₆のコレクタは、
上記トランジスタQ₁，Q₃及びQ₂，Q₄のコレクタ
ともそれぞれ共通化され、トランジスタQ₇のコ
レクタは接地されている。

抵抗R₁は、その一端が接地され、他端に抵抗
R₂，R₃の一端が共通に接続されている。これら
の抵抗R₂，R₃の他端は、上記３組の差動トラン
ジスタの共通化されているコレクタにそれぞれ接
続されている。これらの抵抗R₂，R₃の抵抗値は
等しく設定されている。

上記トランジスタQ₂，Q₃及びQ₇のベースには、
基準電圧V_BBが印加される。また、トランジスタ
Q₁，Q₆及びQ₄，Q₅のベースにはデータ入力バツ
フアDIBからの信号D_IN，_INが印加される。上記
データ入力バツフアDIBは、外部端子D_INからの
書込データと、制御回路CONTからの書込制御
信号′を受けて、例えば、第４図に示すよう
に、書込時に一方の信号D_IN（又は_IN）を上記基
準電圧V_BBよりハイレベルにする。また、読出時
には、両信号D_IN，_INとも基準電圧ＶBBよりロ
ウレベルにされる。

上記差動回路のコレクタ出力は、トランジスタ
Q₈，Q₉と定電流源とで構成されたエミツタフオ
ロワ回路を介して、上記トランジスタQ₁₀，Q₁₁
のベースに伝えられる。

この実施例回路の書込回路WAでは、読出時に
おいて、新たに設けられた差動回路（Q₅ないし
Q₇）は、トランジスタQ₇がオンするので定電流
I₀′がこのトランジスタQ₇に流れる。したがつて
読出し用の基準電圧V_refcは、前記式(3)の通りに、
V_refc＝−（2R₁＋R₂）I₀―V_BEとなる。

また、書込時には、基準電圧V_BBに対して、一
方の入力信号D_IN（又は_IN）が書込データに従つ
てハイレベルとされるので、トランジスタQ₅（又
はQ₆）がオンして、定電流I₀′を上記抵抗回路に
流すので、その書込電圧V_WH，V_WLは、次式(4)、
(5)によつて求められる。

例えば、D_INがハイレベルならば、トランジス
タQ₁，Q₃及びQ₆がオンするので、 V_WH＝−（2I₀＋I₀′）R₁―I₀′R₃―V_BE …(4) V_WL＝−（2I₀＋I₀′）R₁―2I₀R₂―V_BE …(5) のように求められる。

この実施例回路では、前記第１図の回路に比べ
て、上記定電流I₀′を新たに加えたことによる抵
抗R₁，R₃の電圧降下分だけ、電圧V_WHは、低く
抑えられ、上記抵抗R₁の電圧降下分だけ電圧V_WL
は低く（大きく）なるので、第４図に示すような
電圧V_refcに対して非対称となる。

したがつて、上記低レベル書込電圧V_WLにより
上記トランジスタQ₁₀，Q₁₁を強力にオフさせて
メモリセルへの高速書込が実現できる。一方、高
レベル書込電圧V_WHは、必要最小に抑えられるの
で、トランジスタQ₈，Q₉及びQ₁₀，Q₁₁を飽和さ
せることがないから、書込後の読出し動作へ切り
換えが速くできる。これらにより、メモリアクセ
スの高速化を図ることができる。

上記書込回路WAにおいて、トランジスタQ₅，
Q₆のコレクタを相互において逆に接続すれば、
上記書込電圧V_WH，V_WLは、次式(6)、(7)のように
設定することができる。

V_WH＝−（2I₀＋I₀′）R₁―V_RE …(6) V_WL＝−（R₁＋R₂）・（2I₀＋I₀′）―V_BE…(7) 上記いずれかの定電流I₀′の加算方式を選ぶか
は、抵抗R₁ないしR₃の抵抗値、定電流値I₀，
I₀′によつて、自由に決定できるものである。

第５Ａ図には、上記書込回路WAの他の一実施
例が示されている。

この実施例では、差動トランジスタQ₃₀ないし
Q₃₂と、差動トランジスタQ₃₃，Q₃₄との組合せ
で、３値電圧が形成される。すなわち、第５Ｂ図
のように各電圧V_R，，D_IN，_INが設定されて
いるので、読出し時にはトランジスタQ₃₀とQ₃₃
がオンするので、電圧V_refcは、−R₁I₀―R₂I₀／２
に設定される。一方、書込時には、トランジスタ
Q₃₄がオンして、Q₃₀，Q₃₃がオフし、書込データ
に従つてトランジスタQ₃₁又はQ₃₂がオンするの
で、電圧V_WH＝−R₁I₀に設定され、電圧V_WL＝−
（R₁＋R₂）I₀に設定される。

そして、前記同様に差動トランジスタQ₅′ない
しQ₇′により、書込時に選択的に定電流I₀′が抵抗
回路に流れるので、その出力電圧V₁，V₂を前記
同様に読出し基準電圧V_refcに対して非対称な電
圧を得ることができる。

このように、この発明の書込回路は読出し基準
電圧V_refcに対して対称な３値電圧を形成する回
路に、上記選択的に定電流を加算する方式のもの
であれば、何んであつてもよい。

この発明は、３値電圧により書込／読出しを行
なうバイポーラ型RAMに広く適用することがで
きる。

【図面の簡単な説明】

第１図は、この発明に先立つて考えられている
書込回路の一例を示す回路図、第２図は、その動
作波形図、第３図は、この発明の一実施例を示す
バイポーラ型RAMの回路図、第４図は、その動
作を説明するための動作波形図、第５Ａ図は、こ
の発明の他の一実施例を示す書込回路の回路図、
第５Ｂ図は、その入力タイミング図である。

Claims (1)

1. 【特許請求の範囲】 １ 一端に基準電位が与えられる第１抵抗と、上
   記第１抵抗の他端と第１出力点との間に設けられ
   た第２抵抗と、上記第１抵抗の上記他端と第２出
   力点との間に設けられた第３抵抗と、上記第１、
   第２出力点に結合された電流切換手段とを備え、
   上記電流切換手段は、読み出し動作において上記
   第１、第２出力点の電位を上記第１ないし第３抵
   抗の電圧降下によつて決まる基準電位にせしめる
   ように上記第１、第２出力点にそれぞれ第１電流
   を与え、書き込み動作時に上記第１、第２出力点
   の一方を書き込みデータに対応したロウレベルに
   せしめかつ他方をハイレベルにせしめるように上
   記第１、第２出力点の一方に上記第１電流よりも
   大きいレベルの第２電流を与えるようにされてな
   ることを特徴とするバイポーラ型RAM。 ２ 上記電流切換手段は、読み出し動作時にその
   一方がオンとされ書き込み動作時に相補入力信号
   の一方によつて差動動作される第１差動トランジ
   スタ対と、上記第１差動トランジスタ対の共通エ
   ミツタに結合された定電流源と、読み出し動作時
   にその一方がオンとされ書き込み動作時に上記相
   補入力信号の他方によつて差動動作される第２差
   動トランジスタ対と、上記第２差動トランジスタ
   対の共通エミツタに結合された定電流源と、読み
   出し動作時に両方ともオフとされ書き込み動作時
   に相補入力信号によつて差動動作される第３差動
   トランジスタ対と、上記第３差動トランジスタ対
   の共通エミツタに結合された定電流源とを備えて
   なり、上記第１、第２差動トランジスタ対によつ
   て上記第１電流を決定するようになし、かつ上記
   第２電流を決定するように成してなることを特徴
   とする特許請求の範囲第１項記載のバイポーラ型
   RAM。