JPH0345478B2 - - Google Patents
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- JPH0345478B2 JPH0345478B2 JP60200730A JP20073085A JPH0345478B2 JP H0345478 B2 JPH0345478 B2 JP H0345478B2 JP 60200730 A JP60200730 A JP 60200730A JP 20073085 A JP20073085 A JP 20073085A JP H0345478 B2 JPH0345478 B2 JP H0345478B2
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- JP
- Japan
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- transistor
- resistor
- transistors
- circuit
- current
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は改良された読取り専用メモリに関す
る。
る。
Ｂ 開示の概要
複数のワード線と複数のビツト線の交差部に行
列状に配列され、エミツタ接続の有無で記憶デー
タを表わす１トランジスタ型セルを用いた読取り
専用メモリについて開示する。エミツタ接続の有
無はビツト線電流の変化として現われ、感知増巾
器によつて感知される。ビツト線と感知増巾器と
の間には、共通ベース・トランジスタよりなる分
離回路が設けられ、高速読取りを与える。
列状に配列され、エミツタ接続の有無で記憶デー
タを表わす１トランジスタ型セルを用いた読取り
専用メモリについて開示する。エミツタ接続の有
無はビツト線電流の変化として現われ、感知増巾
器によつて感知される。ビツト線と感知増巾器と
の間には、共通ベース・トランジスタよりなる分
離回路が設けられ、高速読取りを与える。
Ｃ 従来技術
従来、種々の読取り専用メモリが知られてお
り、例えば、バイポーラ・トランジスタを用いた
ものとしては、行列状に配列される各メモリ・セ
ルを１つのトランジスタで構成するものがある。
メモリ・アレイのトランジスタのコレクタは共通
であり、トランジスタのアレイは１つの分離領域
に形成される。アレイの製造期間に、記憶される
ビツト・パターンにしたがつて、各トランジスタ
のエミツタエミツタ・レールに選択的に接続され
る。情報の読取りは、選択したベース・レールと
エミツタ・レールの交差部の特定のトランジスタ
に電流が流れるかを感知することによつて行なわ
れる。
り、例えば、バイポーラ・トランジスタを用いた
ものとしては、行列状に配列される各メモリ・セ
ルを１つのトランジスタで構成するものがある。
メモリ・アレイのトランジスタのコレクタは共通
であり、トランジスタのアレイは１つの分離領域
に形成される。アレイの製造期間に、記憶される
ビツト・パターンにしたがつて、各トランジスタ
のエミツタエミツタ・レールに選択的に接続され
る。情報の読取りは、選択したベース・レールと
エミツタ・レールの交差部の特定のトランジスタ
に電流が流れるかを感知することによつて行なわ
れる。
Ｄ 発明が解決しようとする問題点
本発明の目的は、高速読取り動作が可能な読取
り専用メモリを提供することである。
り専用メモリを提供することである。
Ｅ 問題点を解決するための手段
本発明による読取り専用メモリは、読取り時
に、（共通ベース・トランジスタの）分離回路お
よび感知増巾回路に、２レベルのカスコード電流
路設定方式で電流を供給する。分離回路は高速な
電流感知動作に悪影響を与えることなく、多数の
コレクタのドツト結合を可能とする。共通のサブ
コレクタ領域およびワード線として働く共通のベ
ース・レールを有する単一トランジスタ・セルに
よれば、高密度、高速なメモリ・アレイをつくる
ことができる。電流源は電流ミラー回路によつて
構成される。低インピーダンス感知増巾回路は感
知電流信号を電圧スイングに変換し、電圧信号は
エミツタ・フオロア前置駆動器段を介してオフ・
チツプ駆動回路に供給される。
に、（共通ベース・トランジスタの）分離回路お
よび感知増巾回路に、２レベルのカスコード電流
路設定方式で電流を供給する。分離回路は高速な
電流感知動作に悪影響を与えることなく、多数の
コレクタのドツト結合を可能とする。共通のサブ
コレクタ領域およびワード線として働く共通のベ
ース・レールを有する単一トランジスタ・セルに
よれば、高密度、高速なメモリ・アレイをつくる
ことができる。電流源は電流ミラー回路によつて
構成される。低インピーダンス感知増巾回路は感
知電流信号を電圧スイングに変換し、電圧信号は
エミツタ・フオロア前置駆動器段を介してオフ・
チツプ駆動回路に供給される。
Ｆ 実施例
本発明による感知方式は高密度なバイポーラ読
取り専用メモリにおいて高速感知機能を与える。
第１図および第２図はそれぞれ、セル１，１にお
ける２進１読取りおよび２進０読取りの状態にお
ける本発明の回路を示している。第１図におい
て、セル１，１は行（ワード）選択回路によりワ
ード線WL１を高レベルに上げ、他のワード線
WL２−WLNを低レベルに保つことによつて選
択される。同時にビツト選択トランジスタＴ３
が、列（ビツト）選択回路からノードBD１へ印
加される正に向う信号によりオンにされる。他の
列選択トランジスタＴ４……Ｔ５はそれぞれのベ
ース端子の低レベルによりオフに保たれる。トラ
ンジスタＴ３がオンになると、電流ICSはトラン
ジスタＴ３、ビツト線BL１およびセル１，１を
通るように電流路設定され、この経路に沿つて流
れる。電流ICSは、トランジスタＴ１，Ｔ２およ
び抵抗Ｒ１よりなる電流ミラー回路でつくられた
電流源回路によつて発生される。電流ICSが流れ
る電流源トランジスタＴ２はカスコード・ツリー
状に接続された回路の最下段をなしている。セル
１，１は２進１を記憶しているから、すなわち、
ビツト線BL１へのエミツタ接続を有するから、
電流ICSはセル１，１を通り、供給電圧VCCに接続
された共通のアレイ・サブコレクタ領域へと至
る。ワード線のアツプ・レベルは勿論、分離用ト
ランジスタＴ１０，Ｔ１１……Ｔ１２のベース基
準電圧よりも高い。
取り専用メモリにおいて高速感知機能を与える。
第１図および第２図はそれぞれ、セル１，１にお
ける２進１読取りおよび２進０読取りの状態にお
ける本発明の回路を示している。第１図におい
て、セル１，１は行（ワード）選択回路によりワ
ード線WL１を高レベルに上げ、他のワード線
WL２−WLNを低レベルに保つことによつて選
択される。同時にビツト選択トランジスタＴ３
が、列（ビツト）選択回路からノードBD１へ印
加される正に向う信号によりオンにされる。他の
列選択トランジスタＴ４……Ｔ５はそれぞれのベ
ース端子の低レベルによりオフに保たれる。トラ
ンジスタＴ３がオンになると、電流ICSはトラン
ジスタＴ３、ビツト線BL１およびセル１，１を
通るように電流路設定され、この経路に沿つて流
れる。電流ICSは、トランジスタＴ１，Ｔ２およ
び抵抗Ｒ１よりなる電流ミラー回路でつくられた
電流源回路によつて発生される。電流ICSが流れ
る電流源トランジスタＴ２はカスコード・ツリー
状に接続された回路の最下段をなしている。セル
１，１は２進１を記憶しているから、すなわち、
ビツト線BL１へのエミツタ接続を有するから、
電流ICSはセル１，１を通り、供給電圧VCCに接続
された共通のアレイ・サブコレクタ領域へと至
る。ワード線のアツプ・レベルは勿論、分離用ト
ランジスタＴ１０，Ｔ１１……Ｔ１２のベース基
準電圧よりも高い。
電流ICSはセル１，１を通つて流れるから、分
離用トランジスタＴ１０および感知増巾器トラン
ジスタＴ１４を通つて感知電流が流れず、したが
つて感知増巾器のノードＮ２は抵抗Ｒ７により高
レベルに変化する。したがつて出力が高レベルに
なる。
離用トランジスタＴ１０および感知増巾器トラン
ジスタＴ１４を通つて感知電流が流れず、したが
つて感知増巾器のノードＮ２は抵抗Ｒ７により高
レベルに変化する。したがつて出力が高レベルに
なる。
次に第２図を参照して、２進０の読取りを説明
する。このときも、第１図と同様にセル１，１が
選択される。しかしセル１，１は２進０を記憶し
ているから、すなわち、ビツト線BL１へのエミ
ツタ接続を持たないから、電流ICSはセル１，１
を通らずに、分離トランジスタＴ１０を介してノ
ードＮ３へ流れるように電流路設定される。（ノ
ードＮ３はトランジスタＴ１０……Ｔ１２のコレ
クタ・ドツト結合によりかなり大きなキヤパシタ
ンスを持つ。）ノードＮ３の電圧はわずかに降下
してトランジスタＴ１４をオンにし、電流ICSを
トランジスタＴ１４、抵抗Ｒ７、供給電圧VCCの
経路で流す。（実際には、電流はVCCからVEEへ流
れる。）したがつてノードＮ２の電圧が低レベル
に降下し、抵抗Ｒ８により出力を低レベルにす
る。
する。このときも、第１図と同様にセル１，１が
選択される。しかしセル１，１は２進０を記憶し
ているから、すなわち、ビツト線BL１へのエミ
ツタ接続を持たないから、電流ICSはセル１，１
を通らずに、分離トランジスタＴ１０を介してノ
ードＮ３へ流れるように電流路設定される。（ノ
ードＮ３はトランジスタＴ１０……Ｔ１２のコレ
クタ・ドツト結合によりかなり大きなキヤパシタ
ンスを持つ。）ノードＮ３の電圧はわずかに降下
してトランジスタＴ１４をオンにし、電流ICSを
トランジスタＴ１４、抵抗Ｒ７、供給電圧VCCの
経路で流す。（実際には、電流はVCCからVEEへ流
れる。）したがつてノードＮ２の電圧が低レベル
に降下し、抵抗Ｒ８により出力を低レベルにす
る。
２進１、２進０の感知動作は高速に行なわれ
る。これは、特にトランジスタＴ１０−Ｔ１２が
ノードＮ３におけるコレクタ・ドツトの高キヤパ
シタンスを感知ノードＮ２から分離し、そして抵
抗Ｒ７によりノードＮ２を迅速に充電し（２進１
の場合）、電流ICSにより感知ノードＮ２をトラン
ジスタＴ１４を介して迅速に放電させる（２進０
の場合）ことによる。抵抗６およびトランジスタ
Ｔ１３は低インピータンス電源として働き、ノー
ドＮ１を、アース電位よりも1VBE（ベース−エミ
ツタ電圧）だけ高い電圧を保つ。抵抗Ｒ５は常時
トランジスタＴ１４を介して電流を流し、トラン
ジスタＴ１４を線形の導通状態に維持する。これ
は高速感知動作を与える。シヨツトキ・ダイオー
ドSD１は、２進０感知の際にトランジスタＴ１
４の飽和を防止するためのものである。
る。これは、特にトランジスタＴ１０−Ｔ１２が
ノードＮ３におけるコレクタ・ドツトの高キヤパ
シタンスを感知ノードＮ２から分離し、そして抵
抗Ｒ７によりノードＮ２を迅速に充電し（２進１
の場合）、電流ICSにより感知ノードＮ２をトラン
ジスタＴ１４を介して迅速に放電させる（２進０
の場合）ことによる。抵抗６およびトランジスタ
Ｔ１３は低インピータンス電源として働き、ノー
ドＮ１を、アース電位よりも1VBE（ベース−エミ
ツタ電圧）だけ高い電圧を保つ。抵抗Ｒ５は常時
トランジスタＴ１４を介して電流を流し、トラン
ジスタＴ１４を線形の導通状態に維持する。これ
は高速感知動作を与える。シヨツトキ・ダイオー
ドSD１は、２進０感知の際にトランジスタＴ１
４の飽和を防止するためのものである。
トランジスタＴ６，Ｔ７……Ｔ８およびＴ９お
よび抵抗Ｒ２，Ｒ３，Ｒ４は常時各ビツト線に小
電流を流すビツト線ブリーダ電流発生回路を構成
している。これらの小さなブリーダ電流は選択さ
れないビツト線の電位があまり上昇しないように
保つ働きをする。選択されないビツト線の電位が
上昇すると、選択時にアクセス時間が長くなる。
ブリーダ電流は、選択されたワード線の各セルが
２進１を含むか２進０を含むかに依存して、分離
回路基準電圧または選択されたワード線電圧より
も1VBEだけ低い電圧に、各選択されないビツト
線のベースを維持する。
よび抵抗Ｒ２，Ｒ３，Ｒ４は常時各ビツト線に小
電流を流すビツト線ブリーダ電流発生回路を構成
している。これらの小さなブリーダ電流は選択さ
れないビツト線の電位があまり上昇しないように
保つ働きをする。選択されないビツト線の電位が
上昇すると、選択時にアクセス時間が長くなる。
ブリーダ電流は、選択されたワード線の各セルが
２進１を含むか２進０を含むかに依存して、分離
回路基準電圧または選択されたワード線電圧より
も1VBEだけ低い電圧に、各選択されないビツト
線のベースを維持する。
メモリ・アレイのレイアウトは、P+拡散領域
で形成した複数のベース・レールと平行にワード
線として働く複数の第１の金属線を設けてこれら
を複数箇所で周期的に接続し、また第２の金属線
でビツト線を形成することによりつくられる。記
憶ビツト・パターンの設定は第１レベルのエミツ
タ金属と第２レベルの金属ビツト線の選択的接続
によつて行なわれる。各セルのコレクタは１つの
大きなサブコレクタ領域を形成する。このレイア
ウトによれば、コンパクトな１トランジスタ型メ
モリ・セルの使用ならびに第１および第２のレベ
ルの金属線の使用により、集積密度、性能を高め
ることができ、ワード線あるいはビツト線に伴う
直列抵抗による遅延などの問題を回避できる。
で形成した複数のベース・レールと平行にワード
線として働く複数の第１の金属線を設けてこれら
を複数箇所で周期的に接続し、また第２の金属線
でビツト線を形成することによりつくられる。記
憶ビツト・パターンの設定は第１レベルのエミツ
タ金属と第２レベルの金属ビツト線の選択的接続
によつて行なわれる。各セルのコレクタは１つの
大きなサブコレクタ領域を形成する。このレイア
ウトによれば、コンパクトな１トランジスタ型メ
モリ・セルの使用ならびに第１および第２のレベ
ルの金属線の使用により、集積密度、性能を高め
ることができ、ワード線あるいはビツト線に伴う
直列抵抗による遅延などの問題を回避できる。
Ｇ 発明の効果
本発明によれば、高速読取りを行なうことがで
きる。
きる。
第１図は、２進１の読取り動作を示す本発明の
読取り専用メモリの回路図、および第２図は２進
０の読取り動作を示す本発明の読取り専用メモリ
の回路図である。
読取り専用メモリの回路図、および第２図は２進
０の読取り動作を示す本発明の読取り専用メモリ
の回路図である。
Claims (1)
- 【特許請求の範囲】 １ Ｎ行Ｍ列に配列された、バイポーラ・トラン
ジスタよりなるメモリ・セルと、 上記行対応に設けられ、それぞれ、対応する行
の上記メモリ・セル・トランジスタのベースに接
続されたＮ本のワード線と、 上記列対応に設けられ、それぞれ、対応する列
の上記メモリ・セル・トランジスタのエミツタに
選択的に接続されたＭ本のビツト線と、 上記ワード線に接続され行選択回路と、 上記ビツト線対応に設けられ、コレクタが対応
するビツト線の一端に接続され、エミツタが電流
源に共通に接続されたＭ個の第１トランジスタ
と、 上記第１トランジスタのベースに接続された列
選択回路と、 上記ビツト線対応に設けられ、エミツタが対応
するビツト線の他端に接続され、ベースが基準電
圧に共通に接続され、コレクタが共通に接続され
たＭ個の第２トランジスタと、 直列に接続された第１抵抗、第３トランジスタ
及び第２抵抗を含み、上記第３トランジスタと上
記第２抵抗の共通接続点が上記第２トランジスタ
の共通接続コレクタに接続され、上記第３トラン
ジスタが常時導通状態に維持される第１直列回路
と、直列に接続された第４トランジスタ及び第３
抵抗を含み、上記第４トランジスタのベースが上
記第１抵抗と上記第３トランジスタの共通接続点
に接続され、上記第４トランジスタと上記第３抵
抗の共通接続点が出力端子に接続された第２直列
回路とを含む感知増幅回路と、 上記ビツト線対応に設けられ、コレクタが対応
するビツト線に接続され、ベースが所定の電圧に
共通に接続され、エミツタが共通に接続されたＭ
個の第５トランジスタを含み、上記ビツト線に常
時所定の電流を流すためのビツト線ブリーダ電流
発生回路と を有する読取り専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/674,213 US4651302A (en) | 1984-11-23 | 1984-11-23 | Read only memory including an isolation network connected between the array of memory cells and the output sense amplifier whereby reading speed is enhanced |
| US674213 | 1984-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131299A JPS61131299A (ja) | 1986-06-18 |
| JPH0345478B2 true JPH0345478B2 (ja) | 1991-07-11 |
Family
ID=24705762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200730A Granted JPS61131299A (ja) | 1984-11-23 | 1985-09-12 | 読取り専用メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4651302A (ja) |
| EP (1) | EP0182305A3 (ja) |
| JP (1) | JPS61131299A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797857A (en) * | 1986-04-11 | 1989-01-10 | Texas Instruments Incorporated | Array discharge for biased array |
| US4905189B1 (en) * | 1985-12-18 | 1993-06-01 | System for reading and writing information | |
| JPS63279498A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | リ−ド・オンリ・メモリ回路 |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| US5930180A (en) * | 1997-07-01 | 1999-07-27 | Enable Semiconductor, Inc. | ROM bit sensing |
| US6958946B2 (en) * | 2002-10-02 | 2005-10-25 | Hewlett-Packard Development Company, L.P. | Memory storage device which regulates sense voltages |
| US8547756B2 (en) | 2010-10-04 | 2013-10-01 | Zeno Semiconductor, Inc. | Semiconductor memory device having an electrically floating body transistor |
| US8130547B2 (en) | 2007-11-29 | 2012-03-06 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US10340276B2 (en) | 2010-03-02 | 2019-07-02 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US9792979B1 (en) * | 2016-11-30 | 2017-10-17 | Apple Inc. | Process, voltage, and temperature tracking SRAM retention voltage regulator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3617772A (en) * | 1969-07-09 | 1971-11-02 | Ibm | Sense amplifier/bit driver for a memory cell |
| US3735358A (en) * | 1970-12-31 | 1973-05-22 | Ibm | Specialized array logic |
| US3678475A (en) * | 1971-02-01 | 1972-07-18 | Ibm | Read only memory and method of using same |
| US3745539A (en) * | 1972-03-20 | 1973-07-10 | Ibm | Latch type regenerative circuit for reading a dynamic memory cell |
| DE2505245B2 (de) * | 1975-02-07 | 1977-07-07 | Siemens AG, 1000 Berlin und 8000 München | Festwertspeicherbaustein |
| US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
| JPS5240081A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Bi-polar rom |
| US4031524A (en) * | 1975-10-17 | 1977-06-21 | Teletype Corporation | Read-only memories, and readout circuits therefor |
| US4048626A (en) * | 1975-12-29 | 1977-09-13 | Honeywell Information Systems Inc. | Memory device |
| US4122545A (en) * | 1978-01-03 | 1978-10-24 | Sperry Rand Corporation | Memory array of inversion controlled switches |
| US4215282A (en) * | 1978-08-03 | 1980-07-29 | Advanced Micro Devices, Inc. | Temperature compensated sense amplifier for PROMs and the like |
| DE3175263D1 (en) * | 1981-06-25 | 1986-10-09 | Ibm | Electrically programmable read-only memory |
-
1984
- 1984-11-23 US US06/674,213 patent/US4651302A/en not_active Expired - Fee Related
-
1985
- 1985-09-12 JP JP60200730A patent/JPS61131299A/ja active Granted
- 1985-11-15 EP EP85114516A patent/EP0182305A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182305A2 (en) | 1986-05-28 |
| JPS61131299A (ja) | 1986-06-18 |
| US4651302A (en) | 1987-03-17 |
| EP0182305A3 (en) | 1989-04-05 |
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