JPH0143650Y2 - - Google Patents
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- Publication number
- JPH0143650Y2 JPH0143650Y2 JP16096981U JP16096981U JPH0143650Y2 JP H0143650 Y2 JPH0143650 Y2 JP H0143650Y2 JP 16096981 U JP16096981 U JP 16096981U JP 16096981 U JP16096981 U JP 16096981U JP H0143650 Y2 JPH0143650 Y2 JP H0143650Y2
- Authority
- JP
- Japan
- Prior art keywords
- load
- circuit
- transistor
- signal
- discrimination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【考案の詳細な説明】
本考案は故障モード判別回路に関し、特に負荷
駆動装置に於けるパワートランジスタの短絡と負
荷の断線を判別するモード判別回路に関するもの
である。
駆動装置に於けるパワートランジスタの短絡と負
荷の断線を判別するモード判別回路に関するもの
である。
近年、電子技術の急速な発達に伴なつて各種装
置がマイクロコンピユータ等の電子回路によつて
制御される傾向にある。この場合、電子回路の出
力信号は極めて小さなものであるために、この信
号をそのまま用いてソレノイド等の負荷を駆動す
ることは出来ない。従つて、例えばマイクロコン
ピユータを用いた制御系に於いては、マイクロコ
ンピユータによつて制御されるパワートランジス
タを設け、このパワートランジスタの出力を用い
て負荷を駆動するように構成されている。
置がマイクロコンピユータ等の電子回路によつて
制御される傾向にある。この場合、電子回路の出
力信号は極めて小さなものであるために、この信
号をそのまま用いてソレノイド等の負荷を駆動す
ることは出来ない。従つて、例えばマイクロコン
ピユータを用いた制御系に於いては、マイクロコ
ンピユータによつて制御されるパワートランジス
タを設け、このパワートランジスタの出力を用い
て負荷を駆動するように構成されている。
この場合、何かの原因によつてパワートランジ
スタが短絡したりあるいは負荷が断線すると、誤
つた制御がなされたりあるいは他の電気部品を破
損する等の問題が生ずる。従つて、このような電
子回路を用いた制御系に於いては、パワートラン
ジスタと負荷の直列体を常時監視する故障モード
判別回路が設けられており、故障の発生と同時に
フエルセーフ制御に切り換えている。
スタが短絡したりあるいは負荷が断線すると、誤
つた制御がなされたりあるいは他の電気部品を破
損する等の問題が生ずる。従つて、このような電
子回路を用いた制御系に於いては、パワートラン
ジスタと負荷の直列体を常時監視する故障モード
判別回路が設けられており、故障の発生と同時に
フエルセーフ制御に切り換えている。
第１図は従来一般に用いられている故障モード
判別回路の一例を示す回路図であつて、特にソレ
ノイド駆動回路に適用した場合を示す。同図に於
いてQ1は抵抗R1，R2を介して電源＋Ｖとアース
間に接続されたトランジスタであつて、図示しな
い電子制御回路から供給される制御信号Ａをベー
ス入力としている。Q2は抵R1，R2の分圧点の信
号をベース入力とするパワートランジスタ、Ｚは
負荷であつて、前記パワートランジスタQ2を介
して電源＋Ｖとアース間に接続されている。R3
はパワートランジスタQ1に対して並列接続され
たプルアツプ抵抗である。
判別回路の一例を示す回路図であつて、特にソレ
ノイド駆動回路に適用した場合を示す。同図に於
いてQ1は抵抗R1，R2を介して電源＋Ｖとアース
間に接続されたトランジスタであつて、図示しな
い電子制御回路から供給される制御信号Ａをベー
ス入力としている。Q2は抵R1，R2の分圧点の信
号をベース入力とするパワートランジスタ、Ｚは
負荷であつて、前記パワートランジスタQ2を介
して電源＋Ｖとアース間に接続されている。R3
はパワートランジスタQ1に対して並列接続され
たプルアツプ抵抗である。
このように構成された回路に於いて、制御信号
Ａは通常時“Ｌ”となつているためにトランジス
タQ1がオフとなり、これに伴なつて電源＋Ｖが
抵抗R1を介してパワートランジスタQ3のベース
に供給されるために、パワートランジスタQ2も
オフとなつて負荷Ｚは不動作状態を続ける。この
場合、負荷Ｚはその内部抵抗ｒに対して十分に大
きな値を有するプルアツプ抵抗R3を介して電源
＋Ｖに接続されているために、パワートランジス
タQ2がオフでかつ負荷Ｚが断線していなければ、
ｂ点から取り出される判別信号Ｂは“Ｌ”となつ
て正常であることを示す。次に、何かの原因によ
つてパワートランジスタQ2が短絡事故を発生す
ると、ｂ点から出力される判別信号Ｂは“Ｈ”と
なつて故障が発生したことを示す。また、負荷Ｚ
が断線すると、パワートランジスタQ2がオフで
あつても、ｂ点から出力される判別信号Ｂはプル
アツプ抵抗R3を介して供給される電源によつて
“Ｈ”となつて故障が生じたことを示す。従つて、
電子回路は制御信号Ａの“Ｌ”期間に於ける判別
信号Ｂの“Ｈ”状態を判別することによつて、パ
ワートランジスタQ2または負荷Ｚの故障発生を
知ることが出来、これに伴なつてフエールセーフ
制御に切り換えられる。
Ａは通常時“Ｌ”となつているためにトランジス
タQ1がオフとなり、これに伴なつて電源＋Ｖが
抵抗R1を介してパワートランジスタQ3のベース
に供給されるために、パワートランジスタQ2も
オフとなつて負荷Ｚは不動作状態を続ける。この
場合、負荷Ｚはその内部抵抗ｒに対して十分に大
きな値を有するプルアツプ抵抗R3を介して電源
＋Ｖに接続されているために、パワートランジス
タQ2がオフでかつ負荷Ｚが断線していなければ、
ｂ点から取り出される判別信号Ｂは“Ｌ”となつ
て正常であることを示す。次に、何かの原因によ
つてパワートランジスタQ2が短絡事故を発生す
ると、ｂ点から出力される判別信号Ｂは“Ｈ”と
なつて故障が発生したことを示す。また、負荷Ｚ
が断線すると、パワートランジスタQ2がオフで
あつても、ｂ点から出力される判別信号Ｂはプル
アツプ抵抗R3を介して供給される電源によつて
“Ｈ”となつて故障が生じたことを示す。従つて、
電子回路は制御信号Ａの“Ｌ”期間に於ける判別
信号Ｂの“Ｈ”状態を判別することによつて、パ
ワートランジスタQ2または負荷Ｚの故障発生を
知ることが出来、これに伴なつてフエールセーフ
制御に切り換えられる。
しかしながら、上記構成による回路に於いて
は、パワートランジスタQ2の短絡時に判別信号
Ｂが“Ｈ”になるとともに、負荷Ｚの断線時に於
いても判別信号Ｂが“Ｈ”となる。従つて、上記
構成に於いては、判別信号Ｂを入力する電子回路
はパワートランジスタQ2の短絡または負荷とし
てのソレノイドの断線のいずれかが発生したこと
を確認することが出来るだけであつて、いずれの
故障であるかの判別は全く行なえない。しかし、
パワートランジスタQ2の短絡事故と負荷Ｚの短
絡事故に対しては、そのフエール制御が全く逆と
なる場合が多く、このような場合には確実なフエ
ールセーフ制御が行なえなくなる問題を有してい
る。
は、パワートランジスタQ2の短絡時に判別信号
Ｂが“Ｈ”になるとともに、負荷Ｚの断線時に於
いても判別信号Ｂが“Ｈ”となる。従つて、上記
構成に於いては、判別信号Ｂを入力する電子回路
はパワートランジスタQ2の短絡または負荷とし
てのソレノイドの断線のいずれかが発生したこと
を確認することが出来るだけであつて、いずれの
故障であるかの判別は全く行なえない。しかし、
パワートランジスタQ2の短絡事故と負荷Ｚの短
絡事故に対しては、そのフエール制御が全く逆と
なる場合が多く、このような場合には確実なフエ
ールセーフ制御が行なえなくなる問題を有してい
る。
従つて、本考案による故障モード判別回路は、
故障の発生に際して、負荷駆動用に設けられてい
るパワートランジスタの短絡と負荷の断線を確実
にかつ容易に判別することが出来る故障モード判
別回路を提供することである。
故障の発生に際して、負荷駆動用に設けられてい
るパワートランジスタの短絡と負荷の断線を確実
にかつ容易に判別することが出来る故障モード判
別回路を提供することである。
このような目的を達成するために本考案は、パ
ワートランジスタQ2とプルアツプ抵抗R3と負荷
Ｚとの接続点ｂから取り出される判別信号が
“Ｈ”となつた場合には、この判別信号を抵抗を
介して電源の他極側に接続した場合に於ける電圧
低下を検出して負荷の断線を判別し、判別信号の
“Ｈ”期間が設定時間を越える場合にはパワート
ランジスタ系の誤動作または短絡として判別する
ものである。以下、図面を用いて本考案による故
障モード判別回路を詳細に説明する。
ワートランジスタQ2とプルアツプ抵抗R3と負荷
Ｚとの接続点ｂから取り出される判別信号が
“Ｈ”となつた場合には、この判別信号を抵抗を
介して電源の他極側に接続した場合に於ける電圧
低下を検出して負荷の断線を判別し、判別信号の
“Ｈ”期間が設定時間を越える場合にはパワート
ランジスタ系の誤動作または短絡として判別する
ものである。以下、図面を用いて本考案による故
障モード判別回路を詳細に説明する。
第２図は本考案による故障モード判別回路の一
実施例を示す回路図であつて、第１図と同一部分
は同一記号を用いて示してある。同図に於いて
Q3は比較的小さな抵抗値を有する抵抗R4を介し
て負荷Ｚに並列接続されたトランジスタであつ
て、図示しない電子回路から判別信号Ｂの“Ｈ”
時に送られて来る判別制御信号Ｃによつてオンと
なる。TSは判別信号Ｂの“Ｈ”時に動作を開始
するとともに、判別信号Ｂの“Ｈ”から“Ｌ”へ
の反転に伴なつて計時動作がリセツトされるタイ
マー回路である。そして、このタイマー回路TS
は、判別信号Ｂを反転するインバータINと、電
源＋Ｖとアース間に直列接続されて積分回路を構
成する抵抗R5とコンデンサＣの直列体と、前記
インバータINの出力“Ｈ”によつてオンとなる
ことにより積分回路のコンデンサＣを強制放電さ
せるトランジスタQ4と、積分回路の積分出力が
基準値VRに達した時にパワートランジスタ系の
異常を示すアラーム信号Ｄを発生するコンパレー
タCNとによつて構成されている。なお、この場
合に於ける制御信号Ａは時間T1以上にわたつて
連続しないものであり、タイマー回路TSは時間
T1を越える入力信号が供給された場合にアラー
ム信号Ｄを発生するように時間設定が行なわれて
いる。
実施例を示す回路図であつて、第１図と同一部分
は同一記号を用いて示してある。同図に於いて
Q3は比較的小さな抵抗値を有する抵抗R4を介し
て負荷Ｚに並列接続されたトランジスタであつ
て、図示しない電子回路から判別信号Ｂの“Ｈ”
時に送られて来る判別制御信号Ｃによつてオンと
なる。TSは判別信号Ｂの“Ｈ”時に動作を開始
するとともに、判別信号Ｂの“Ｈ”から“Ｌ”へ
の反転に伴なつて計時動作がリセツトされるタイ
マー回路である。そして、このタイマー回路TS
は、判別信号Ｂを反転するインバータINと、電
源＋Ｖとアース間に直列接続されて積分回路を構
成する抵抗R5とコンデンサＣの直列体と、前記
インバータINの出力“Ｈ”によつてオンとなる
ことにより積分回路のコンデンサＣを強制放電さ
せるトランジスタQ4と、積分回路の積分出力が
基準値VRに達した時にパワートランジスタ系の
異常を示すアラーム信号Ｄを発生するコンパレー
タCNとによつて構成されている。なお、この場
合に於ける制御信号Ａは時間T1以上にわたつて
連続しないものであり、タイマー回路TSは時間
T1を越える入力信号が供給された場合にアラー
ム信号Ｄを発生するように時間設定が行なわれて
いる。
このように構成された回路に於いて、負荷Ｚが
断線するとプルアツプ抵抗R3を介して供給され
る電源によつてｂ点が電源＋Ｖまで上昇するため
に、これに伴なつて判別信号Ｂが“Ｈ”となる判
別信号Ｂが“Ｈ”になると、図示しない電子回路
から“Ｈ”レベルの判別制御信号Ｃが発生されて
トランジスタQ3がオンとなる。この場合、抵抗
R4はプルアツプ抵抗R3に比較して十分に小さな
値に設定されているために、抵抗R3とR4の分圧
電圧が“Ｌ”レベルの判別信号Ｂとなる。従つ
て、判別制御信号Ｃの発生時に、判別信号Ｂが
“Ｈ”から“Ｌ”に反転した場合には、負荷Ｚが
断線していることを示すことになる。
断線するとプルアツプ抵抗R3を介して供給され
る電源によつてｂ点が電源＋Ｖまで上昇するため
に、これに伴なつて判別信号Ｂが“Ｈ”となる判
別信号Ｂが“Ｈ”になると、図示しない電子回路
から“Ｈ”レベルの判別制御信号Ｃが発生されて
トランジスタQ3がオンとなる。この場合、抵抗
R4はプルアツプ抵抗R3に比較して十分に小さな
値に設定されているために、抵抗R3とR4の分圧
電圧が“Ｌ”レベルの判別信号Ｂとなる。従つ
て、判別制御信号Ｃの発生時に、判別信号Ｂが
“Ｈ”から“Ｌ”に反転した場合には、負荷Ｚが
断線していることを示すことになる。
次に、トランジスタQ1またはQ2が短絡した場
合には、判別信号Ｂが“Ｈ”状態を続けることに
なる。これに対して、判別制御信号Ｃを発生して
トランジスタQ3がオンしても、トランジスタQ2
のインピーダンスが極めて低いために、判別信号
Ｂは“Ｈ”状態を続けることになる。このよう
に、判別制御信号Ｃを発生しても判別信号Ｂが
“Ｈ”状態を保持し続ける場合には、タイマー回
路TSの出力を用いて判別する。つまり、この場
合に於いては、制御信号Ａは時間T1以内に於い
てのみ連続する信号として発生されることが規定
されている。従つて、判別信号Ｂが“Ｌ”となる
通常時に於いては、インバータINの出力が“Ｈ”
となつてトランジスタQ4がオンとなるために、
コンデンサＣの両端が短絡されて積分動作が強制
的に停止されている。そして、判別信号Ｂが
“Ｈ”になると、トランジスタQ4がオフとなつて
積分動作が開始されることになり、抵抗R5とコ
ンデンサＣの値によつて決定される時定数に対応
して積分出力が上昇し、時間T1が経過して積分
出力が基準値VRに達すると、コンパレータCNの
出力が“Ｈ”となつてパワートランジスタ系が異
常であることを示すアラーム信号Ｄが発生され
る。
合には、判別信号Ｂが“Ｈ”状態を続けることに
なる。これに対して、判別制御信号Ｃを発生して
トランジスタQ3がオンしても、トランジスタQ2
のインピーダンスが極めて低いために、判別信号
Ｂは“Ｈ”状態を続けることになる。このよう
に、判別制御信号Ｃを発生しても判別信号Ｂが
“Ｈ”状態を保持し続ける場合には、タイマー回
路TSの出力を用いて判別する。つまり、この場
合に於いては、制御信号Ａは時間T1以内に於い
てのみ連続する信号として発生されることが規定
されている。従つて、判別信号Ｂが“Ｌ”となる
通常時に於いては、インバータINの出力が“Ｈ”
となつてトランジスタQ4がオンとなるために、
コンデンサＣの両端が短絡されて積分動作が強制
的に停止されている。そして、判別信号Ｂが
“Ｈ”になると、トランジスタQ4がオフとなつて
積分動作が開始されることになり、抵抗R5とコ
ンデンサＣの値によつて決定される時定数に対応
して積分出力が上昇し、時間T1が経過して積分
出力が基準値VRに達すると、コンパレータCNの
出力が“Ｈ”となつてパワートランジスタ系が異
常であることを示すアラーム信号Ｄが発生され
る。
次に、正常の制御信号Ａによつてパワートラン
ジスタQ1がオンになると、これに伴なつて負荷
Ｚが駆動されるとともに、判別信号Ｂが“Ｈ”と
なつてタイマー回路TSが上述した場合と同様に
して計時動作が開始されることになるが、制御信
号Ａは設定時間T1の範囲内に於いてのみ“Ｈ”
となるために、タイマー回路TSが設定時間T1を
計時完了する以前に判別信号Ｂが“Ｈ”から
“Ｌ”に反転する。この結果、タイマー回路TSの
トランジスタQ4がオン状態に反転して積分回路
を構成するコンデンサＣが強制放電されてアラー
ム信号Ｄの発生が防止される。
ジスタQ1がオンになると、これに伴なつて負荷
Ｚが駆動されるとともに、判別信号Ｂが“Ｈ”と
なつてタイマー回路TSが上述した場合と同様に
して計時動作が開始されることになるが、制御信
号Ａは設定時間T1の範囲内に於いてのみ“Ｈ”
となるために、タイマー回路TSが設定時間T1を
計時完了する以前に判別信号Ｂが“Ｈ”から
“Ｌ”に反転する。この結果、タイマー回路TSの
トランジスタQ4がオン状態に反転して積分回路
を構成するコンデンサＣが強制放電されてアラー
ム信号Ｄの発生が防止される。
従つて、判別制御信号Ｃの発生時に於ける判別
信号Ｂの変化およびタイマー回路TSから発生さ
れるアラーム信号Ｄを判別することによつて、そ
の異状内容が明確に検出することが出来、これに
伴なつて異状内容に対応したフエールセーフ制御
が迅速に行なえることになる。そして、このよう
な動作をフローチヤートで示すと第３図に示すよ
うになる。
信号Ｂの変化およびタイマー回路TSから発生さ
れるアラーム信号Ｄを判別することによつて、そ
の異状内容が明確に検出することが出来、これに
伴なつて異状内容に対応したフエールセーフ制御
が迅速に行なえることになる。そして、このよう
な動作をフローチヤートで示すと第３図に示すよ
うになる。
以上説明したように、本考案による故障モード
判別回路によれば、負荷の断線および負荷を駆動
制御するパワートランジスタ系の短絡事故を容易
にかつ確実に判別することが出来る優れた効果を
有する。
判別回路によれば、負荷の断線および負荷を駆動
制御するパワートランジスタ系の短絡事故を容易
にかつ確実に判別することが出来る優れた効果を
有する。
第１図は従来の故障モード判別回路の一例を示
す回路図、第２図は本考案による故障モード判別
回路の一実施例を示す回路図、第３図は第２図に
示す回路の動作を示すフローチヤート図である。 Q1，Q3，Q4……トランジスタ、Q2……パワー
トランジスタ、Ｚ……負荷、R1〜R5……抵抗、
IN……インバータ、Ｃ……コンデンサ、CN……
コンパレータ、TS……タイマー回路。
す回路図、第２図は本考案による故障モード判別
回路の一実施例を示す回路図、第３図は第２図に
示す回路の動作を示すフローチヤート図である。 Q1，Q3，Q4……トランジスタ、Q2……パワー
トランジスタ、Ｚ……負荷、R1〜R5……抵抗、
IN……インバータ、Ｃ……コンデンサ、CN……
コンパレータ、TS……タイマー回路。
Claims (1)
- パワートランジスタと負荷の直列体と、前記パ
ワートランジスタに対して並列接続されたプルア
ツプ抵抗と、前記負荷に対して並列接続された抵
抗とトランジスタの直列体と、前記パワートラン
ジスタと前記負荷の接続点から発生される判別信
号の“Ｈ”期間の計時をするタイマー回路とを有
し、前記トランジスタのオン制御時に於ける判別
信号によつて負荷の断線を判別し、前記タイマー
回路が予め定められたパワートランジスタの最大
オン期間を越えて計時された場合に出力されるア
ラーム信号によつてパワートランジスタ系の短絡
を判別することを特徴とする故障モード判別回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16096981U JPS5866407U (ja) | 1981-10-30 | 1981-10-30 | 故障モ−ド判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16096981U JPS5866407U (ja) | 1981-10-30 | 1981-10-30 | 故障モ−ド判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866407U JPS5866407U (ja) | 1983-05-06 |
| JPH0143650Y2 true JPH0143650Y2 (ja) | 1989-12-18 |
Family
ID=29953355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16096981U Granted JPS5866407U (ja) | 1981-10-30 | 1981-10-30 | 故障モ−ド判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866407U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19721366A1 (de) * | 1997-05-22 | 1998-11-26 | Bosch Gmbh Robert | Elektrische Schaltungsanordnung |
| JP5860362B2 (ja) * | 2012-08-22 | 2016-02-16 | 日本特殊陶業株式会社 | 負荷駆動装置 |
-
1981
- 1981-10-30 JP JP16096981U patent/JPS5866407U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866407U (ja) | 1983-05-06 |
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