JPH0145104B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は入力パターンとマスクパターンとのマ
ツチングを施行するに際しそのマツチング確率の
高い位置からマツチング処理を開始するようにし
たパターンマツチング方式に関する。

(2) 発明の背景 入力パターンと予め記憶されているマスクパタ
ーンとの一致が得られるかどうかを調べる方式に
は、各種の方式が開発されているが、それらの方
式は夫々固有の欠点を包蔵しており、上記両パタ
ーンのマツチングを得る方式としては、更に改良
発展の余地があるのが実情である。

(3) 従来技術と問題点 従来のパターンマツチング方式の１つには、入
力パターンのXY投影処理をなしそのヒストグラ
ムからパターン中心を求めてパターン間のマツチ
ングを施行する方式がある。この方式によると、
入力パターン内に生ずる小さな汚れにより求めん
とする中心がずれミスマツチングの原因となる。
又、マスクパターンを入力パターンの端から順次
に移動させてマツチングをとる方式があるが、こ
の方式は処理時間が長くかゝるという欠点を有す
る。

(4) 発明の目的 本発明は上述のような従来方式の有する欠点に
鑑みて創案されたもので、その目的は高速で誤動
作の少ないパターンマツチング方式を提供するこ
とにある。

(5) 発明の構成 そして、この目的は入力パターンメモリに記憶
された入力パターンに対しマスクパターンメモリ
に記憶されたマスクパターンを順次に移動させな
がら入力パターンとマスクパターンとのマツチン
グの有無を調べるに際し、パターンマツチング確
率の高いパターン仮中心を求め、その中心からマ
スクパターンを入力パターン周辺に向つて順次に
移動させて入力パターンとマスクパターンとのマ
ツチングをとることによつて達成される。

(6) 発明の実施例 以下、添付図面を参照しながら、本発明の実施
例を説明する。

添付図面は本発明の実施例を示す。１は入力パ
ターン２を有する被認識物で、その入力パターン
２はTVカメラ３にて読取られ、二値化回路４に
て二値化された入力パターン信号はTVカメラ３
の走査と同期して入力パターンメモリ５に順次に
記憶されるように構成されている。

６，７は夫々、仮中心記憶レジスタで、レジス
タ６には仮中心のＸ成分が、そしてレジスタ７に
は仮中心のＹ成分が置かれる。この仮中心は統計
的手法、例えば入力パターンについて順次の移動
を生ぜしめながら、パターンマツチング度を最大
にする入力パターン点が最も集まる点を仮中心と
することによつて求められる。８はオフセツトメ
モリ９のＸ成分オフセツト量出力で、１０はＸ成
分用マツチング走査カウンタである。レジスタ６
の出力、Ｘ成分オフセツト量出力８、及びカウン
タ１０の出力は和算回路１１を経てメモリ５のＸ
アドレツシング回路へ接続されている。

１２はオフセツトメモリ９のＹ成分オフセツト
量出力で、１３はＹ成分用マツチング走査カウン
タである。レジスタ７の出力、Ｙ成分オフセツト
量出力１２、カウンタ１３の出力は和算回路１４
を経てメモリ５のＹアドレツシング回路へ接続さ
れている。そして、カウンタ１３はカウンタ１０
のキヤリー出力へ接続され、カウンタ１０からキ
ヤリーがある度毎に１だけカウントアツプされ
る。又、カウンタ１３のキヤリー出力はオフセツ
トメモリ読出しカウンタ１５へ接続され、カウン
タ１３からキヤリーがある度毎にカウンタ１３の
値は１だけ進められる。カウンタ１５の出力はメ
モリ９のアドレツシング回路へ接続されている。

カウンタ１０及び１３は夫々、マスクパターン
メモリ１６のＸアドレツシング回路及びＹアドレ
ツシング回路へ接続されている。

そして、メモリ５，１６の出力は一致度計数回
路１７へ接続されている。

次に、上記構成を有する本発明装置例について
の動作を説明する。

入力パターン２がTVカメラ３で読み取られ、
その出力が二値化回路４で二値化されて入力パタ
ーンメモリ５へ記憶されるが、その際に統計的手
法によりパターンマツチング度を最大にする入力
パターン点が最も集まる点、即ちパターン仮中心
が求められ、そのＸ、Ｙ座標が仮中心記憶レジス
タ６，７に記憶される。

次いで、入力パターンメモリ５の入力パターン
とマスクパターンメモリ１６のマスクパターンと
の間にマツチングが得られるか否かのマツチング
走査が開始される。

即ち、レジスタ６，７の値によつて指定される
仮中心を基準にして、マスクパターンメモリ１６
の記憶全域に相当する記憶領域が入力パターンメ
モリ５から切り出されてその記憶領域がビツト直
列に送出される一方、メモリ１６の内容もビツト
直列に送出される。これを詳しく説明すると次の
ようになる。

マツチング走査の開始時には、メモリ９のいづ
れの出力８，１２も零であり、そしてカウンタ１
０，１３は零にリセツトされる。マツチング走査
の開始と共に、カウンタは所定時間毎に１だけカ
ウントアツプされていく。その値は和算回路１１
でレジスタ６の値、Ｘ成分オフセツト量出力８の
値との和をとられてメモリ５のＸアドレツシング
回路へ供給されると共に、レジスタ７の値、Ｙ成
分オフセツト量出力１２の値、及びカウンタ１３
の値との和が和算回路１４でとられ、その出力値
がメモリ５のＹアドレツシング回路へ供給され
て、これら両和算出力によつて指定される入力パ
ターンのビツトが読出される。

一方、カウンタ１０，１３の値が夫々、メモリ
１６のＸ、Ｙアドレツシング回路へ供給されてそ
れら値によつて指定されるメモリ１６のビツトが
読出される。

これらビツトが一致度計数回路１７で比較計数
される。

このようなビツトの比較計数はカウンタ１０，
１３の値によつて指定されるメモリ１６のビツト
と、和算回路１１，１４の出力値によつて指定さ
れるビツトとの比較計数を、カウンタ１０からキ
ヤリーが出る、即ちメモリ１６のＸ方向一行分の
読出しが完了する度毎にカウンタ１３の値を１だ
けカウントアツプさせつゝ施行し、カウンタ１３
からキヤリーが出ることでメモリ１６の記憶全域
のすべてのビツトと、レジスタ６，７の値とオフ
セツト量出力８，１２の値とで指定される上記記
憶全域に相当する開始点から、カウンタ１０，１
３の値によつて指定されるすべてのビツト（これ
らのビツトは上記記憶全域に相当し、メモリ５か
ら切り出された記憶領域内の各ビツトである）と
の比較計数が終了する。その時、一致度計数回路
１７から一致度を示す出力信号が出力される。

上述のようなカウンタ１３からのキヤリーが出
る度毎にオフセツト読出しカウンタ１５が１だけ
カウントアツプされる。このカウントアツプ毎に
メモリ５の切り出し領域は入力パターンの周辺に
向つて順次に移動される。例えば、図示の如く渦
巻状に移動される。その移動の度毎に、メモリ１
６の記憶全域に相当する記憶領域がメモリ５から
切り出されてこれら記憶領域の全ビツトが上述し
た比較計数動作に供されて、その終了時に一致度
出力信号が一致度計数回路１７から出力される。

そして、その一致度出力信号は、予め決められ
たレベルの範囲にあるか否かの判定に供されつゝ
パターンマツチングが遂行される。その判定が肯
定されることでその処理を終了する。

上述の如く、本発明によれば、パターンマツチ
ングの開始点を統計的に決められるパターン仮中
心（マツチング確率の高い点）に設定して入力パ
ターンとマスクパターンとのマツチングの有無を
調べていくから、マツチングの試行回数を減少さ
せてマツチングの高速化を達成すると共に、誤動
作を少なくし得る。

上記実施例においては、パターン仮中心からの
マスクパターンの入力パターン周辺方向への移動
を渦巻式に生じさせる例について説明したが、パ
ターン仮中心から放射状に生じさせてもよい。

(7) 発明の効果 以上要するに、本発明によれば、パターンマツ
チングの開始点をマツチング確率の高い点に設定
してマツチングを開始させているから、マツチン
グの高速化を実現出来るし、又誤動作の発生も減
少させる等の効果が得られる。

【図面の簡単な説明】

添付図面は本発明の一実施例を示す図である。 図において、５は入力パターンメモリ、６，７
は仮中心記憶レジスタ、９はオフセツトメモリ、
１０はＸ成分用マツチング走査カウンタ、１３は
Ｙ成分用マツチング走査カウンタ、１５はオフセ
ツトメモリ読出しカウンタ、１１，１４は和算回
路、１６はマスクパターンメモリ、１７は一致度
計数回路である。

Claims (1)

【特許請求の範囲】
1. １ 入力パターンメモリに記憶された入力パター
   ンに対しマスクパターンメモリに記憶されたマス
   クパターンを順次に移動させながら入力パターン
   とマスクパターンとのマツチングをとるのに際
   し、パターンマツチング確率の高いパターン仮中
   心を求め、該パターン仮中心から上記マスクパタ
   ーンを上記入力パターン周辺に向つて順次に移動
   させて上記入力パターンと上記マスクパターンと
   のマツチングをとることを特徴とするパターンマ
   ツチング方式。