JPH0145170Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はフアクシミリ装置などに用いられるダ
ブル複写機能を有する記録装置に関する。

最近のフアクシミリ装置に於いては、送受信機
能の他に複写機能を備えたものがあり、中には縮
小複写機能を備えたものも既に提案されている。

しかしながら、此種フアクシミリ装置の複写動
作は、読取器から導出された画信号を記録器に印
加することによつて行なうものであるから、１回
の動作で１枚のコピーしか採れないと云う欠点が
あつた。

そこで、本考案は小さい原稿の場合には、２枚
のコピーが同時に採れるようにした記録装置を提
案するものである。

以下、本考案の記録装置をフアクシミリ装置に
適用した場合を例にとり、説明する。図面はその
概略構成を示すブロツク図である。

図面において、１は１ライン分の画素数または
それ以上の素子数を有するCCD等からなる読取
器、２はこの読取器から導出される各１ライン分
の画信号を送信用メモリ３に書込み読み出すため
のアドレス制御回路、４は送信用メモリから読み
出された画信号を圧縮コード化する符号化回路、
５はそこで符号化された信号を変調すると共に受
信信号を復調する変復調回路である。

一方、６は前記変復調回路５から導出された符
号化信号をデコードする復号化回路、７はそのデ
コードされた画信号が順次１ライン分ずつ書込ま
れる受信用のメモリ回路、８はそこから読出され
た画信号を増幅する記録増幅回路、９は前記読取
器と同数の素子を有するサーマルヘツド等からな
る記録器、１０，１１は原稿及び記録紙を副走査
方向に夫々１ライン分ずつ移送せしめる原稿搬送
回路及び記録紙搬送回路、１２は前記各回路２，
３，４，６，７，１０，１１の動作を制御するマ
イクロプロセツサー等からなる制御回路である。

ここで、前記アドレス制御回路２は例えば記録
器がB4幅のものであれば、B6判の原稿を複写す
る場合は前記読取器１からの各１ライン分の画信
号の各ビツトを送信用メモリ回路３の対となる二
つの番地即ちｉ番地と（1024＋ｉ）番地（ｉ＝
０，１，２，…）に書き込むようにアクセスを行
なう。また、前記メモリ回路３，７はともに少な
くとも前記読取器１から導出される画信号の１ラ
イン分のビツト容量を持つ２個のラインメモリか
らなり、そのラインメモリの一方が書込み状態の
時に他方が読出し状態になるように構成されてい
る。

本考案で特徴とするところは、ダブル複写時に
アドレス制御回路２によつて上述の如く送信用メ
モリ回路３の書込みを制御する仕方にある。従つ
て、以下は、B4判標準原稿の幅の半分であるB6
判の原稿を、主走査方向に２個並設して複写する
場合の動作を例に採つて説明する。

複写動作は図示しない複写モード設定スイツチ
等の投入によつて読取器１〜メモリ回路３、メモ
リ回路７〜記録器９、及び搬送回路１０，１１が
動作し、符号化回路４〜復号化回路６が動作しな
い状態で行なわれる。この状態でダブル複写スイ
ツチ１３を投入すると、制御回路１２はアドレス
制御回路２が前述した動作を行なうよう制御する
と共に、メモリ回路３，７に次の動作を行なわせ
る。

即ち、読取器１から導出されたB6判の各１ラ
イン分の画信号（2048ビツト）が前記アドレス制
御回路２の書込みアクセスによつて送信用メモリ
３に前述の如く書込まれる。ここで原稿はB6判
であるから原稿の左端をB4判原稿と同じ位置に
セツトすれば、読取器１の出力は１ビツト目から
1024ビツト目までに画信号が、また、1025ビツト
目から2048ビツト目には白情報が現われる。従つ
てアドレス制御回路２は送信用メモリに画信号部
分の1024ビツトを各ビツト毎に受信用メモリのｉ
番地と（1024＋ｉ）番地に順次書込む。それ故、
受信用メモリ３には０〜1023番地と1024番地〜
2047番地にB6判の同じ画情報が並設して書込ま
れることになる。この場合、アドレス制御回路は
読取器１からの画信号の各ビツトを上記メモリ回
路３に書込む際に１ビツト間に２回アドレスを行
なえばよいわけである。そして同時に上記メモリ
回路３内の書込みが既に終了している他方のライ
ンメモリに対して、前記アドレス制御回路２の読
出しアクセスによつて、０番地から2047番地まで
順次１番地ずつ読み出しが行なわれる。従つて、
上記メモリ回路４から導出される画信号（2048ビ
ツト）は同一内容の1024ビツトの情報が主走査方
向に揃列された信号型式となり、この画信号の各
ビツトが受信用メモリ回路７に順次転送される。
そして、このメモリ回路７から１ラインずつ遅れ
て読出される画信号が記録増幅器８を介して記録
器９の対応する各素子に印加されて記録される。
従つて、記録画は主走査方向にB6判が２枚並設
されたものとなる。

なお、これまでは標準原稿がB4判の場合にB6
判の原稿をダブル複写するものとして説明した
が、標準原稿がA4判の場合はA6判を同様にダブ
ル複写することができる。

また、上述した実施例において、記録器９は読
取器と同数の素子を有するサーマルヘツド等の場
合について説明したが、シリアル型のプリンタや
インクジエツトプリンタ、レーザプリンタ等が適
用できることは言うまでもない。

更に、送信動作及び受信動作については、本考
案の要旨に直接関係ないので説明を省略するが、
図示の構成から容易に理解できるであろう。ただ
し、通常送信時にはアドレス制御回路２は送信用
メモリ回路３の書込みアクセスも画信号の１ビツ
ト毎に１番地ずつ順次行なう点に注意すべきであ
る。

本考案の記録装置は以上の如く構成されたもの
であるから、原稿幅が標準原稿の半分であれば、
１回の複写動作で２枚の記録画を同時に得ること
ができ、また記録時間も１枚の場合と同じである
から、複写機能を備えるフアクシミリ装置として
優れたものである。

【図面の簡単な説明】

図面は本考案記録装置の要部概略構成を示すブ
ロツク図である。 １……読取器、２……アドレス制御回路、３…
…送信用メモリ回路、７……受信用メモリ回路、
８……記録増幅回路、９……記録器、１２……制
御回路、１３……ダブル複写スイツチ。

Claims (1)

【実用新案登録請求の範囲】
1. 読取器から導出された各１ライン分の画信号が
   順次導入されるメモリ回路と、書込み時は同じ画
   信号を重複して上記メモリ回路に書込むべく、上
   記画信号の各ビツト毎に上記メモリ回路のｉ番地
   と（ｎ＋ｉ）番地（ｉ＝０，１，２，…，ｎ−
   １，ｎは１ライン分の画信号の画素数）を順次ア
   クセスし、読出し時はこのメモリ回路の各番地１
   番地ずつアクセスするアドレス制御回路とを備
   え、上記アドレス制御回路によつて上記メモリ回
   路から読出された画信号の各ピツトを記録器に導
   き、同一書画を主走査方向に２個併設して複写記
   録するようにした事を特徴とするダブル複写機能
   を有する記録装置。