JPH0145245B2 - - Google Patents
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- JPH0145245B2 JPH0145245B2 JP20974781A JP20974781A JPH0145245B2 JP H0145245 B2 JPH0145245 B2 JP H0145245B2 JP 20974781 A JP20974781 A JP 20974781A JP 20974781 A JP20974781 A JP 20974781A JP H0145245 B2 JPH0145245 B2 JP H0145245B2
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- Japan
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- transistor
- control voltage
- transistors
- resistor
- collector
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は利得可変増幅回路に関し、特に入力ト
ランジスタの電流利得を制御するための制御電圧
発生回路に電流オフセツトをかけることにより入
力トランジスタのダイナミツクレンジを広くした
利得可変増幅回路に関する。
ランジスタの電流利得を制御するための制御電圧
発生回路に電流オフセツトをかけることにより入
力トランジスタのダイナミツクレンジを広くした
利得可変増幅回路に関する。
(2) 技術の背景
一般に利得可変増幅回路は制御電圧に応じて入
力トランジスタの電流利得を制御するものである
が、入力トランジスタのダイナミツクレンジを広
くするためには制御電圧の変動幅は後に詳述する
ように出来る限り狭い方よい。
力トランジスタの電流利得を制御するものである
が、入力トランジスタのダイナミツクレンジを広
くするためには制御電圧の変動幅は後に詳述する
ように出来る限り狭い方よい。
(3) 従来技術と問題点
第１図は従来の利得可変増幅回路の一例を示す
回路図である。第１図において、Q7は入力トラ
ンジスタ、１は制御電圧発生回路、２は制御電圧
発生回路１から出力される制御電圧Vc′に応じて
入力トランジスタQ7の電流利得を制御する電流
利得制御回路、そして３は制御電圧Vc′に応じて
出力の直流電圧変動を抑制する直流変動抑制回路
である。
回路図である。第１図において、Q7は入力トラ
ンジスタ、１は制御電圧発生回路、２は制御電圧
発生回路１から出力される制御電圧Vc′に応じて
入力トランジスタQ7の電流利得を制御する電流
利得制御回路、そして３は制御電圧Vc′に応じて
出力の直流電圧変動を抑制する直流変動抑制回路
である。
制御電圧発生回路１は、エミツタが定電流源I0
に共通接続され、コレクタがそれぞれ抵抗R1お
よびR2を介して電源VBに接続された一対のトラ
ンジスタQ1およびQ2を備えており、抵抗R1とR2
の値は実質的に等しい。トランジスタQ1および
Q2のベースの間に入力制御電圧VCが印加される。
入力制御電圧VCの正負に応じてトランジスタQ1
およびQ2の一方が導通、他方の遮断状態となり、
そのコレクタ間に制御電圧VC′が得られる。
に共通接続され、コレクタがそれぞれ抵抗R1お
よびR2を介して電源VBに接続された一対のトラ
ンジスタQ1およびQ2を備えており、抵抗R1とR2
の値は実質的に等しい。トランジスタQ1および
Q2のベースの間に入力制御電圧VCが印加される。
入力制御電圧VCの正負に応じてトランジスタQ1
およびQ2の一方が導通、他方の遮断状態となり、
そのコレクタ間に制御電圧VC′が得られる。
電流利得制御回路２はエミツタが入力トランジ
スタQ7のコレクタに共通接続されベースが制御
電圧発生回路１の出力であるトランジスタQ1お
よびQ2のコレクタにそれぞれ接続されたトラン
ジスタQ3およびQ4を備えている。トランジスタ
Q3のコレクタは電源VCCに直接接続されており、
トランジスタQ4のコレクタは抵抗R5を介して電
源VCCに接続されている。入力トランジスタQ7の
ベースには入力信号源INを介して直流バイアス
電源Ｅが接続されており、エミツタは抵抗R3を
介して接地されている。
スタQ7のコレクタに共通接続されベースが制御
電圧発生回路１の出力であるトランジスタQ1お
よびQ2のコレクタにそれぞれ接続されたトラン
ジスタQ3およびQ4を備えている。トランジスタ
Q3のコレクタは電源VCCに直接接続されており、
トランジスタQ4のコレクタは抵抗R5を介して電
源VCCに接続されている。入力トランジスタQ7の
ベースには入力信号源INを介して直流バイアス
電源Ｅが接続されており、エミツタは抵抗R3を
介して接地されている。
直流変動抑制回路３は、エミツタが入力トラン
ジスタQ7と同一特性を持つトランジスタQ8のコ
レクタに接続されており、ベースがトランジスタ
Q3およびQ4のベースにそれぞれ接続されている
トランジスタQ5およびQ6を備えている。トラン
ジスタQ5のコレクタはトランジスタQ4のコレク
タに接続されており、トランジスタQ6のコレク
タはトランジスタQ3のコレクタに接続されてい。
トランジスタQ8のベースは直流バイアス電源Ｅ
に直接接続されてお、エミツタは抵抗R3と同一
特性の抵抗R4を介して接地されている。
ジスタQ7と同一特性を持つトランジスタQ8のコ
レクタに接続されており、ベースがトランジスタ
Q3およびQ4のベースにそれぞれ接続されている
トランジスタQ5およびQ6を備えている。トラン
ジスタQ5のコレクタはトランジスタQ4のコレク
タに接続されており、トランジスタQ6のコレク
タはトランジスタQ3のコレクタに接続されてい。
トランジスタQ8のベースは直流バイアス電源Ｅ
に直接接続されてお、エミツタは抵抗R3と同一
特性の抵抗R4を介して接地されている。
第１図の従来回路の動作を第２図によつて次に
説明する。第２図は第１図の回路において、入力
制御電圧VCと制御電圧発生回路の出力である制
御電圧VC′との関係を示す波形図である。入力制
御電圧VCが低くてトランジスタQ1がオフ、トラ
ンジスタQ2がオンのときは、トランジスタQ3お
よびQ5のベース電位は基準電源電圧VBに特しく、
トランジスタQ4およびQ6のベース電位はVB−
I0R2に等しい。このためトランジスタQ3および
Q5がオンであり、トランジスタQ4およびQ6はオ
フである。従つて電源VCCから、抵抗R5、トラン
ジスタQ5、トランジスタQ8、および抵抗R4を通
つて接地に向けて電流I1が流れる。次に、入力制
御電圧VC高くなりトランジスタQ1がオン、トラ
ンジスタQ2がオフになると、トランジスタQ3お
よびQ5がオフ、トランジスタQ4およびQ6がオン
になる。従つてこの時、電源VCCから、抵抗R5、
トランジスタQ4、トランジスタQ7および抵抗R3
を通つて接地に向けて電源I2流れる。トランジス
タQ4とQ5，Q7とQ8、および抵抗R3とR4の特性を
同一にしておけば、この時流れ電流I2はI1に等し
い。従つて出力端子OUTに得られる直流電圧は、
制御電圧VC′が変動したにも拘らず一定に保たれ
る。
説明する。第２図は第１図の回路において、入力
制御電圧VCと制御電圧発生回路の出力である制
御電圧VC′との関係を示す波形図である。入力制
御電圧VCが低くてトランジスタQ1がオフ、トラ
ンジスタQ2がオンのときは、トランジスタQ3お
よびQ5のベース電位は基準電源電圧VBに特しく、
トランジスタQ4およびQ6のベース電位はVB−
I0R2に等しい。このためトランジスタQ3および
Q5がオンであり、トランジスタQ4およびQ6はオ
フである。従つて電源VCCから、抵抗R5、トラン
ジスタQ5、トランジスタQ8、および抵抗R4を通
つて接地に向けて電流I1が流れる。次に、入力制
御電圧VC高くなりトランジスタQ1がオン、トラ
ンジスタQ2がオフになると、トランジスタQ3お
よびQ5がオフ、トランジスタQ4およびQ6がオン
になる。従つてこの時、電源VCCから、抵抗R5、
トランジスタQ4、トランジスタQ7および抵抗R3
を通つて接地に向けて電源I2流れる。トランジス
タQ4とQ5，Q7とQ8、および抵抗R3とR4の特性を
同一にしておけば、この時流れ電流I2はI1に等し
い。従つて出力端子OUTに得られる直流電圧は、
制御電圧VC′が変動したにも拘らず一定に保たれ
る。
しかしながら、第１図の従来回路においては、
入力トランジスタQ7のダイナミツクレンジが狭
いという問題がある。すなわち、入力トランジス
タQ7のコレクタ電位は、トランジスタQ3とQ4の
一方が完全にオン、他方が完全にオフの定常状態
では、VB−VBEであるが、トランジスタQ3とQ4
が互いにオンからオフ、あるいはオフからオンに
移行する過渡状態では、VB−I0R1／２−VBE＝VB− I0R2／２−VBEまで低下する。ここでVBEはトランジ スタQ3またはQ4のベース−エミツタ間電圧であ
る。例えば基準電源電圧VB＝3V、I0R1＝I0R2＝
1V、VBE＝0.7Vとすると、入力トランジスタQ7
のコレクタ電位は最低で1.8Vまで低下する。こ
のため、入力信号源INに印加し得る入力信号の
振幅は大幅な制限を受けことになる。
入力トランジスタQ7のダイナミツクレンジが狭
いという問題がある。すなわち、入力トランジス
タQ7のコレクタ電位は、トランジスタQ3とQ4の
一方が完全にオン、他方が完全にオフの定常状態
では、VB−VBEであるが、トランジスタQ3とQ4
が互いにオンからオフ、あるいはオフからオンに
移行する過渡状態では、VB−I0R1／２−VBE＝VB− I0R2／２−VBEまで低下する。ここでVBEはトランジ スタQ3またはQ4のベース−エミツタ間電圧であ
る。例えば基準電源電圧VB＝3V、I0R1＝I0R2＝
1V、VBE＝0.7Vとすると、入力トランジスタQ7
のコレクタ電位は最低で1.8Vまで低下する。こ
のため、入力信号源INに印加し得る入力信号の
振幅は大幅な制限を受けことになる。
勿論、基準電源電圧VBを高く設定すればトラ
ンジスタQ7のコレクタ電位も上昇し、入力トラ
ンジスタQ7の動作範囲は拡大されが、VBを高く
設定すれば、トランジスタQ3ないしQ6のバイア
ス点を動かさざるを得なくなる等の困難が生じ
る。
ンジスタQ7のコレクタ電位も上昇し、入力トラ
ンジスタQ7の動作範囲は拡大されが、VBを高く
設定すれば、トランジスタQ3ないしQ6のバイア
ス点を動かさざるを得なくなる等の困難が生じ
る。
トランジスタQ3とQ4のオンからオフあるいは
オフからオンへの切替えに必要なベース電圧の変
動は、第１図の回路ではI0R1／２であつたが、これ は出来る限り少ない方が望ましい。
オフからオンへの切替えに必要なベース電圧の変
動は、第１図の回路ではI0R1／２であつたが、これ は出来る限り少ない方が望ましい。
(4) 発明の目的
本発明の目的は、前述の従来技術における問題
にかんがみ、制御電圧発生回路に電源オフセツト
をかけることにより、電源利得制御回路を構成す
るトランジスタのオンからオフあるいはオフから
オンへの切替えに必要なベース電圧の変動を少な
くするという構想に基づき、利得可変増幅回路に
おいて入力信号を受ける入力トランジスタのダイ
ナミツクレンジを拡大することにある。
にかんがみ、制御電圧発生回路に電源オフセツト
をかけることにより、電源利得制御回路を構成す
るトランジスタのオンからオフあるいはオフから
オンへの切替えに必要なベース電圧の変動を少な
くするという構想に基づき、利得可変増幅回路に
おいて入力信号を受ける入力トランジスタのダイ
ナミツクレンジを拡大することにある。
(5) 発明の構成
上記目的を達成するために、本発明により、利
得可変増幅器に含まれる制御電圧発生回路は、ベ
ースが共通接続された第１および第２のトランジ
スタと、ベースが共通接続された第３および第４
のトランジスタと、第１のトランジスタのエミツ
タと接地間に接続された第１の定電流源と、第４
のトランジスタのエミツタと接地間に接続され第
１の定電流源と同一の電流供給能を持つ第２の定
電流源と、第２のトランジスタのエミツタと第２
の定電流源の間に接続された第１の抵抗と、第３
のトランジスタのエミツタと第１の定電流源に間
に接続され第１の抵抗と同一の抵抗値を持つ第２
の抵抗と、第２のトランジスタのコレクタと電源
の間に接続された第１の負荷抵抗と、第３のトラ
ンジスタのコレクタと電源の間に接続され第１の
負荷抵抗と同一の値を持つ第２の負荷抵抗を具備
し、第１のトランジスタおよび第２のトランジス
タのコレクタは電源に接続されており、第１およ
び第２のトランジスタに共通ベースと該第３およ
び第４のトランジスタの共通ベースとの間に入力
制御信号を受け取り、第２および第３のトランジ
スタのコレクタ間に制御電圧を得るようにしたこ
とを特徴とする利得可変増幅回路である。
得可変増幅器に含まれる制御電圧発生回路は、ベ
ースが共通接続された第１および第２のトランジ
スタと、ベースが共通接続された第３および第４
のトランジスタと、第１のトランジスタのエミツ
タと接地間に接続された第１の定電流源と、第４
のトランジスタのエミツタと接地間に接続され第
１の定電流源と同一の電流供給能を持つ第２の定
電流源と、第２のトランジスタのエミツタと第２
の定電流源の間に接続された第１の抵抗と、第３
のトランジスタのエミツタと第１の定電流源に間
に接続され第１の抵抗と同一の抵抗値を持つ第２
の抵抗と、第２のトランジスタのコレクタと電源
の間に接続された第１の負荷抵抗と、第３のトラ
ンジスタのコレクタと電源の間に接続され第１の
負荷抵抗と同一の値を持つ第２の負荷抵抗を具備
し、第１のトランジスタおよび第２のトランジス
タのコレクタは電源に接続されており、第１およ
び第２のトランジスタに共通ベースと該第３およ
び第４のトランジスタの共通ベースとの間に入力
制御信号を受け取り、第２および第３のトランジ
スタのコレクタ間に制御電圧を得るようにしたこ
とを特徴とする利得可変増幅回路である。
(6) 発明の実施例
以下、第３図および第４図について本発明の実
施例を説明する。
施例を説明する。
第３図は本発明の一実施例による利得可変増幅
器に含まれる制御電圧発生回路を示す回路図であ
る。第３図において、トランジスタQ1′とQ1″のベ
ースは入力制御信を受ける入力端I1に共通接続さ
れており、トランジスタQ2′とQ2″のベースは他の
入力端I2に共通接続されている。トランジスタ
Q1′とQ2′のコレクタは基準電源VBに接続されて
おり、エミツタはそれぞれ第１および第２の定電
流源I01およびI02に接続されている。定電流源I01
およびI02は同一の電流供給能力を有する。トラ
ンジスタQ1″およびQ2″のコレクタはそれぞれ抵
抗R1およびR2を介して基準電源VBに接続されて
いる。抵抗R1とR2は同一の抵抗値を有する。ト
ランジスタQ1″のエミツタは抵抗R7を介して定電
流源I02に、トランジスタQ2″のエミツタは抵抗R6
と同一の値の抵抗R6を介して定電流源I01にそれ
ぞれ接続されている。トランジスタQ1″および
Q2″のコレクタは電流利得制御回路に接続され
る。電流利得制御回路および直流変動抑制回路は
第１図の従来例と同一なので図示してない。
器に含まれる制御電圧発生回路を示す回路図であ
る。第３図において、トランジスタQ1′とQ1″のベ
ースは入力制御信を受ける入力端I1に共通接続さ
れており、トランジスタQ2′とQ2″のベースは他の
入力端I2に共通接続されている。トランジスタ
Q1′とQ2′のコレクタは基準電源VBに接続されて
おり、エミツタはそれぞれ第１および第２の定電
流源I01およびI02に接続されている。定電流源I01
およびI02は同一の電流供給能力を有する。トラ
ンジスタQ1″およびQ2″のコレクタはそれぞれ抵
抗R1およびR2を介して基準電源VBに接続されて
いる。抵抗R1とR2は同一の抵抗値を有する。ト
ランジスタQ1″のエミツタは抵抗R7を介して定電
流源I02に、トランジスタQ2″のエミツタは抵抗R6
と同一の値の抵抗R6を介して定電流源I01にそれ
ぞれ接続されている。トランジスタQ1″および
Q2″のコレクタは電流利得制御回路に接続され
る。電流利得制御回路および直流変動抑制回路は
第１図の従来例と同一なので図示してない。
第３図の回路の動作を第４図によつて説明す
る。第４図は第３図の回路において、入力制御電
圧VCCとトランジスタQ1″およびQ2″のコレクタ電
位との関係を示すグラフである。最初に入力端I1
の信位が低く、入力端I2の電位が高くなつてい
て、トランジスタQ1′およびQ1″がオフ、トランジ
スタQ2′，Q2″がオンの状態にあるとする。この時
は、従来同様に、トランジスタQ1″のコレクタ電
位VC（Q1″）は基準電源電圧VBに等しく、トラン
ジスタQ2のコレクタ電位VC（Q2″）はVB−I0R2＝
VB−I0R1に等しい。入力制御電圧VCCを上昇させ
と、トランジスタQ1′，Q1″はオン、トランジスタ
Q2′，Q2″はオンに切替るが、トランジスタQ1″の
エミツタと定電流源I02の間に抵抗R7が接続され
ているので、動作状態でのトランジスタQ1″の閾
値電圧はトランジスタQ1′のそれより高くなつて
おり、トランジスタQ1″が完全にオンになるタイ
ミングは、トランジスタQ2′，Q2″がオフになるタ
イミングより遅れる。従つて、第４図に示される
ように、トランジスタQ1″とQ2″のコレクタ電位
のクロスポイントは従来と比べて高い電位とな
る。このことは、電流利得制御回路を構成するト
ランジスタQ3およびQ4（第１図参照）のオンから
オフあるいはオフからオンへの切替えに必要なベ
ース電圧の変動が少なくなつたことを意味する。
前述の従来例と同様にVB＝3V、I0R1＝I0R2＝
1V、VBE＝0.7Vとし、基準電源電圧VBと上記ク
ロスポイントの電位差をI0R1／５とすと、入力ト
ランジスタQ7のコレクタ電位は最低でVB−
I0R1／５−VBE＝2.1Vとなり、従来例の1.8Vより
0.3Vだけ動作範囲が拡大された。
る。第４図は第３図の回路において、入力制御電
圧VCCとトランジスタQ1″およびQ2″のコレクタ電
位との関係を示すグラフである。最初に入力端I1
の信位が低く、入力端I2の電位が高くなつてい
て、トランジスタQ1′およびQ1″がオフ、トランジ
スタQ2′，Q2″がオンの状態にあるとする。この時
は、従来同様に、トランジスタQ1″のコレクタ電
位VC（Q1″）は基準電源電圧VBに等しく、トラン
ジスタQ2のコレクタ電位VC（Q2″）はVB−I0R2＝
VB−I0R1に等しい。入力制御電圧VCCを上昇させ
と、トランジスタQ1′，Q1″はオン、トランジスタ
Q2′，Q2″はオンに切替るが、トランジスタQ1″の
エミツタと定電流源I02の間に抵抗R7が接続され
ているので、動作状態でのトランジスタQ1″の閾
値電圧はトランジスタQ1′のそれより高くなつて
おり、トランジスタQ1″が完全にオンになるタイ
ミングは、トランジスタQ2′，Q2″がオフになるタ
イミングより遅れる。従つて、第４図に示される
ように、トランジスタQ1″とQ2″のコレクタ電位
のクロスポイントは従来と比べて高い電位とな
る。このことは、電流利得制御回路を構成するト
ランジスタQ3およびQ4（第１図参照）のオンから
オフあるいはオフからオンへの切替えに必要なベ
ース電圧の変動が少なくなつたことを意味する。
前述の従来例と同様にVB＝3V、I0R1＝I0R2＝
1V、VBE＝0.7Vとし、基準電源電圧VBと上記ク
ロスポイントの電位差をI0R1／５とすと、入力ト
ランジスタQ7のコレクタ電位は最低でVB−
I0R1／５−VBE＝2.1Vとなり、従来例の1.8Vより
0.3Vだけ動作範囲が拡大された。
(7) 発明の効果
以上説明したように、本発明によれば、制御電
圧発生回路に電流オフセツトをかけたことによ
り、電流利得制御回路を構成するトランジスタの
オンからオフあるいはオフからオへの切替えに必
要なベース電圧の変動を少なくしたので、利得可
変増幅回路において、入力信号を受ける入力トラ
ンジスタのダイナミツクレンジが拡大される。
圧発生回路に電流オフセツトをかけたことによ
り、電流利得制御回路を構成するトランジスタの
オンからオフあるいはオフからオへの切替えに必
要なベース電圧の変動を少なくしたので、利得可
変増幅回路において、入力信号を受ける入力トラ
ンジスタのダイナミツクレンジが拡大される。
第１図は従来の利得可変増幅回路の一例を示す
回路図、第２図は第１図の回路において入力制御
電圧と制御電圧発生回路の出力電圧との関係を示
す波形図、第３図は本発明の一実施例による利得
可変増幅回路に含まれる制御電圧発生回路を示す
回路図、第４図は第３図の回路において、入力制
御電圧VCCと制御電圧発生回路の出力電圧との関
係を示す波形図である。 図において、１は制御電圧発生回路、２は電流
利得制御回路、３は直流変動抑制回路、Q7は入
力トランジスタ、I01は第１の定電流源、I02は第
２の定電流源である。
回路図、第２図は第１図の回路において入力制御
電圧と制御電圧発生回路の出力電圧との関係を示
す波形図、第３図は本発明の一実施例による利得
可変増幅回路に含まれる制御電圧発生回路を示す
回路図、第４図は第３図の回路において、入力制
御電圧VCCと制御電圧発生回路の出力電圧との関
係を示す波形図である。 図において、１は制御電圧発生回路、２は電流
利得制御回路、３は直流変動抑制回路、Q7は入
力トランジスタ、I01は第１の定電流源、I02は第
２の定電流源である。
Claims (1)
- １ 入力トランジスタQ7と制御電圧発生回路と、
該制御電圧発生回路から出力される制御電圧に応
じて該入力トランジスタの電流利得を制御する電
流利得制御回路と、該制御電圧に応じて出力の直
流電圧変動を抑制する直流変動抑制回路を具備す
る利得可変増幅回路において、該制御電圧発生回
路はベースが共通接続された第１および第２のト
ランジスタQ1′，Q1″と、ベースが共通接続された
第３および第４のトランジスタQ2，Q2″と、該第
１のトランジスタのエミツタと接地間に接続され
た第１の定電流源I01と、該第４のトランジスタ
のエミツタと接地間に接続され該第１の定電流源
と同一の電流供給能力を持つ第２の定電流源I02
と、該第２のトランジスタのエミツタと該第２の
定電流源の間に接続された第１の抵抗R7と、該
第３のトランジスタのエミツタと該第１の定電流
源の間に接続され該第１の抵抗と同一の抵抗値を
持つ第２の抵抗R6と、該第２のトランジスタの
コレクタと電源の間に接続された第１の負荷抵抗
R1と、該第３のトランジスタのコレクタと電源
の間に接続され該第１の負荷抵抗と同一の値を持
つ第２の負荷抵抗R2を具備し、該第１のトラン
ジスタおよび該第２のトランジスタのコレクタは
該電源に接続されており、該第１および第２のト
ランジスタの共通ベースと該第３および第４のト
ランジスタの共通ベースとの間に入力制御信号を
受け取り、該第２および第３のトランジスタのコ
レクタ間に該制御電圧を得るようにしたことを特
徴とする利得可変増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20974781A JPS58114514A (ja) | 1981-12-28 | 1981-12-28 | 利得可変増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20974781A JPS58114514A (ja) | 1981-12-28 | 1981-12-28 | 利得可変増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114514A JPS58114514A (ja) | 1983-07-07 |
| JPH0145245B2 true JPH0145245B2 (ja) | 1989-10-03 |
Family
ID=16577963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20974781A Granted JPS58114514A (ja) | 1981-12-28 | 1981-12-28 | 利得可変増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114514A (ja) |
-
1981
- 1981-12-28 JP JP20974781A patent/JPS58114514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114514A (ja) | 1983-07-07 |
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