JPH0146952B2 - - Google Patents
Info
- Publication number
- JPH0146952B2 JPH0146952B2 JP55029986A JP2998680A JPH0146952B2 JP H0146952 B2 JPH0146952 B2 JP H0146952B2 JP 55029986 A JP55029986 A JP 55029986A JP 2998680 A JP2998680 A JP 2998680A JP H0146952 B2 JPH0146952 B2 JP H0146952B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- power supply
- clock
- clock power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Description
【発明の詳細な説明】
本発明は検知増幅回路に関し、特に閾値電圧差
を補償した高感度増幅回路に関するものである。
を補償した高感度増幅回路に関するものである。
従来、この種の高感度増幅回路には第１図に示
す様な閾値電圧差を集積化容量に記憶する方法が
あるが、入力と同時に増幅動作を開始するので、
回路定数のバラツキを完全に補償できないという
欠点があつた。第１図の従来回路の動作を第２図
のクロツク波形図を参照して、以下説明する。先
ずクロツクφpにより節点NA，NBを充電し、次に
クロツクφTでトランジスタQ1，Q2をダイオード
接続とし、節点NB，NAをそれぞれQ1，Q2の閾値
電圧まで放電し、容量CA，CBに蓄積保持する。
す様な閾値電圧差を集積化容量に記憶する方法が
あるが、入力と同時に増幅動作を開始するので、
回路定数のバラツキを完全に補償できないという
欠点があつた。第１図の従来回路の動作を第２図
のクロツク波形図を参照して、以下説明する。先
ずクロツクφpにより節点NA，NBを充電し、次に
クロツクφTでトランジスタQ1，Q2をダイオード
接続とし、節点NB，NAをそれぞれQ1，Q2の閾値
電圧まで放電し、容量CA，CBに蓄積保持する。
次にクロツクφIによりQ1，Q2をフリツプ・フ
ロツプ接続するとともに信号を差動モードで入力
し、クロツクφSで増幅動作を開始する。
ロツプ接続するとともに信号を差動モードで入力
し、クロツクφSで増幅動作を開始する。
しかし、この従来方法では、共通ソース点NS
は、クロツクφTで接地電位となつている為、入
力時にQ1，Q2は導通し、増幅動作を開始する。
回路定数のバラツキを解消する為にはNSをゆつ
くり放電させなければならないことは、よく知ら
れている。従つて、入力と同時にQ1，Q2が瞬時
に導通すると、回路定数のバラツキは解消され
ず、感度は劣化する欠点が生じる。
は、クロツクφTで接地電位となつている為、入
力時にQ1，Q2は導通し、増幅動作を開始する。
回路定数のバラツキを解消する為にはNSをゆつ
くり放電させなければならないことは、よく知ら
れている。従つて、入力と同時にQ1，Q2が瞬時
に導通すると、回路定数のバラツキは解消され
ず、感度は劣化する欠点が生じる。
本発明の目的は、入力時にも、増幅用トランジ
スタを非導通とし、増幅開始時に共通ソース点を
ゆつくり放電させ、回路定数のバラツキを補償
し、高感度化した検知増幅回路を提供することに
ある。
スタを非導通とし、増幅開始時に共通ソース点を
ゆつくり放電させ、回路定数のバラツキを補償
し、高感度化した検知増幅回路を提供することに
ある。
本発明によれば、フリツプフロツプを構成する
為の１対のトランジスタと、当該トランジスタを
ダイオード接続にするトランジスタ対と、フリツ
プ・フロツプ接続とするトランジスタ対と、１対
の入力容量と、充電用のトランジスタ対と、共通
ソース点を放電するトランジスタと、共通ソース
点を充電するトランジスタとを具備し、回路定数
のバラツキを補償できる。高感度な検知増幅回路
が得られる。
為の１対のトランジスタと、当該トランジスタを
ダイオード接続にするトランジスタ対と、フリツ
プ・フロツプ接続とするトランジスタ対と、１対
の入力容量と、充電用のトランジスタ対と、共通
ソース点を放電するトランジスタと、共通ソース
点を充電するトランジスタとを具備し、回路定数
のバラツキを補償できる。高感度な検知増幅回路
が得られる。
第３図は本発明の一実施例を示すものである。
トランジスタQ1のドレインをQ3，Q4のソースに
接続し、トランジスタQ2のドレインQ5，Q6のソ
ースに接続する。θ1，θ2のソースを共通接続し、
更に当該接続点にQ7，Q8，Q9のドレインを接続
する。Q7，Q8のソースは接地し、Q9のソースは
電源に接続する。Q3のドレインとQ2のゲート及
びQ6のドレインに接続し、Q5のドレインとQ1の
ゲート及びQ4のドレインに接続する。Q3のドレ
インと第１の入力端子との間に第１の集積化容量
を接続し、Q5のドレインと第２の入力端子との
間に第２の集積化容量を接続する。Q3のドレイ
ンとQ10のソースを接続し、Q10のドレインは電
源に接続する。Q5のドレインとQ11のソースを接
続し、Q11のドレインは電源線に接続する。Q3，
Q5のゲートはクロツクφIの接続し、Q4，Q6，Q7
のゲートはクロツクφTに接続し、Q8のゲートは
クロツクφSに接続し、Q9のゲートはクロツクφpp
に接続し、Q10，Q11のゲートはクロツクφpに接
続する。
トランジスタQ1のドレインをQ3，Q4のソースに
接続し、トランジスタQ2のドレインQ5，Q6のソ
ースに接続する。θ1，θ2のソースを共通接続し、
更に当該接続点にQ7，Q8，Q9のドレインを接続
する。Q7，Q8のソースは接地し、Q9のソースは
電源に接続する。Q3のドレインとQ2のゲート及
びQ6のドレインに接続し、Q5のドレインとQ1の
ゲート及びQ4のドレインに接続する。Q3のドレ
インと第１の入力端子との間に第１の集積化容量
を接続し、Q5のドレインと第２の入力端子との
間に第２の集積化容量を接続する。Q3のドレイ
ンとQ10のソースを接続し、Q10のドレインは電
源に接続する。Q5のドレインとQ11のソースを接
続し、Q11のドレインは電源線に接続する。Q3，
Q5のゲートはクロツクφIの接続し、Q4，Q6，Q7
のゲートはクロツクφTに接続し、Q8のゲートは
クロツクφSに接続し、Q9のゲートはクロツクφpp
に接続し、Q10，Q11のゲートはクロツクφpに接
続する。
次に第４図のクロツク・タイミング図を参照し
て本実施例の動作を説明する。
て本実施例の動作を説明する。
先ず、第１のクロツクφpで節点NA，NBを充電
し、第２のクロツクφTでQ1，Q2をダイオード接
続にしNA，NBをそれぞれQ2，Q1の閾値電圧まで
放電する。
し、第２のクロツクφTでQ1，Q2をダイオード接
続にしNA，NBをそれぞれQ2，Q1の閾値電圧まで
放電する。
次に第３のクロツクφIで信号を入力すると同時
に、共通ソースNSを第４のクロツクφppにより充
電し、Q1，Q2が導通しない様にする。第４のク
ロツクφppを遮断した後第５のクロツクφSにより
増幅器を徐々に活性化し、増幅動作を開始する。
に、共通ソースNSを第４のクロツクφppにより充
電し、Q1，Q2が導通しない様にする。第４のク
ロツクφppを遮断した後第５のクロツクφSにより
増幅器を徐々に活性化し、増幅動作を開始する。
本発明において、トランジスタのソース・ドレ
インは対称構造で可逆的であり、上記説明に限定
されるものではない。また入力端子は入力直前ま
で接地しておいた方が良く、接地用トランジスタ
を附加してもよい。
インは対称構造で可逆的であり、上記説明に限定
されるものではない。また入力端子は入力直前ま
で接地しておいた方が良く、接地用トランジスタ
を附加してもよい。
更に増幅後、直流的に節点電圧を保持すべく、
電源、節点NA，NB間に抵抗用トランジスタを捜
入してもよい。
電源、節点NA，NB間に抵抗用トランジスタを捜
入してもよい。
本発明は、以上説明した様に、閾値電圧差補償
型センスアンプに於て、入力時に共通ソース点を
充電することにより、増幅用トランジスタを遮断
し、信号電圧による急速な増幅動作を阻止し、高
感度な検知増幅器が得られる。
型センスアンプに於て、入力時に共通ソース点を
充電することにより、増幅用トランジスタを遮断
し、信号電圧による急速な増幅動作を阻止し、高
感度な検知増幅器が得られる。
第１図は従来の閾値電圧差補償型センスアンプ
の回路図、第２図はそれを説明するためのクロツ
ク・タイミング図であり、第３図は本発明の一実
施例の回路図、第４図はそれを説明するためのク
ロツク・タイミング図である。 Q1，Q2…増幅用の第１、第２のトランジスタ、
Q3，Q5…フリツプ・フロツプ接続する第３、第
５のトランジスタ、Q4，Q6…ダイオード接続す
る第４、第６のトランジスタ、Q7，Q8…放電用
の第７、第８のトランジスタ、Q9…充電用の第
９のトランジスタ、Q10，Q11…プリチヤージ用
の第10、第11のトランジスタ、CA，CB…第１、
第２の集積化容量、φP，φT，φI，φPP，φS…第１、
第２、第３、第４、第５のクロツク信号。
の回路図、第２図はそれを説明するためのクロツ
ク・タイミング図であり、第３図は本発明の一実
施例の回路図、第４図はそれを説明するためのク
ロツク・タイミング図である。 Q1，Q2…増幅用の第１、第２のトランジスタ、
Q3，Q5…フリツプ・フロツプ接続する第３、第
５のトランジスタ、Q4，Q6…ダイオード接続す
る第４、第６のトランジスタ、Q7，Q8…放電用
の第７、第８のトランジスタ、Q9…充電用の第
９のトランジスタ、Q10，Q11…プリチヤージ用
の第10、第11のトランジスタ、CA，CB…第１、
第２の集積化容量、φP，φT，φI，φPP，φS…第１、
第２、第３、第４、第５のクロツク信号。
Claims (1)
- １ 第１のトランジスタと第２のトランジスタの
ソースを共通接続し、前記第１のトランジスタの
ドレインに第３及び第４のトランジスタのソース
を接続し、前記第２のトランジスタのドレインに
第５及び第６のトランジスタのソースを接続し、
前記第４のトランジスタのドレインを前記第１の
トランジスタのゲート及び第５のトランジスタの
ドレインに接続し、前記第６のトランジスタのド
レインを前記第２のトランジスタのゲート及び第
３のトランジスタのドレインに接続し、前記共通
ソース点にに第７、第８、第９のトランジスタの
ドレインをそれぞれ接続し、前記第７及び第８の
トランジスタのソースを接地し、前記第９のトラ
ンジスタのソースを電源に接続し、前記第３のト
ランジスタのドレインを第１の集積化容量に接続
し、当該集積化容量の他端を第１の入力端子に接
続し、前記第５のトランジスタのドレインを第２
の集積化容量に接続し、当該集積化容量の他端を
第２の入力端子に接続し、前記第３のトランジス
タのドレインを第10のトランジスタのソースに接
続し、前記第10のトランジスタのドレインを電源
に接続し、前記第５のトランジスタのドレインを
第11のトランジスタのソースに接続し、当該トラ
ンジスタのドレインを電源に接続し、前記第10及
び第11のトランジスタのゲートを第１のクロツク
電源に接続し、前記４、第６及び第７のトランジ
スタのゲートを第２のクロツク電源に接続し、前
記第３及び第５のトランジスタのゲートを第３の
クロツク電源に接続し、前記第９のトランジスタ
のゲートを第４のクロツク電源に接続し、前記第
８のトランジスタのゲートを第５のクロツク電源
に接続し、前記第８のトランジスタのゲートを第
５のクロツク電源に接続し、前記第１のクロツク
電源を一定期間高電位とした後、遮断し、次に前
記第２のクロツク電源を他の一定期間高電位とし
た後遮断し、次に前記第３および第４のクロツク
電源を同時に立上げ、前記第４のクロツク電源を
遮断した後、前記第５のクロツク電源を徐々に立
上げることを特徴とする検知増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2998680A JPS56127991A (en) | 1980-03-10 | 1980-03-10 | Detecting amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2998680A JPS56127991A (en) | 1980-03-10 | 1980-03-10 | Detecting amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56127991A JPS56127991A (en) | 1981-10-07 |
| JPH0146952B2 true JPH0146952B2 (ja) | 1989-10-11 |
Family
ID=12291273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2998680A Granted JPS56127991A (en) | 1980-03-10 | 1980-03-10 | Detecting amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56127991A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109814A (ja) * | 1987-10-23 | 1989-04-26 | Hitachi Ltd | 電圧比較器 |
| JP5292661B2 (ja) * | 2001-08-14 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922316B2 (ja) * | 1976-02-24 | 1984-05-25 | 株式会社東芝 | ダイナミツクメモリ装置 |
| JPS6058558B2 (ja) * | 1977-12-27 | 1985-12-20 | 日本電気株式会社 | 半導体記憶装置 |
| JPS54124665A (en) * | 1978-03-20 | 1979-09-27 | Nec Corp | Sense amplifier |
-
1980
- 1980-03-10 JP JP2998680A patent/JPS56127991A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56127991A (en) | 1981-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4070590A (en) | Sensing circuit for memory cells | |
| US4210829A (en) | Power up circuit with high noise immunity | |
| JPS6039180B2 (ja) | センスアンプ | |
| US4039861A (en) | Cross-coupled charge transfer sense amplifier circuits | |
| GB1434640A (en) | Fet circuit | |
| EP0072751A2 (en) | Phase-locked loop circuit | |
| US4027294A (en) | Compensation element for dynamic semiconductor stores, and method of operating the same | |
| US4419596A (en) | Power on clear circuit | |
| JPS5938670B2 (ja) | 差信号増巾回路 | |
| EP0055136A2 (en) | A semiconductor buffer circuit | |
| JP2944302B2 (ja) | サンプリング回路 | |
| US5134317A (en) | Booster circuit for a semiconductor memory device | |
| JPH0146952B2 (ja) | ||
| JPH0257736B2 (ja) | ||
| JPH0377685B2 (ja) | ||
| JPS6144414B2 (ja) | ||
| JPH0793010B2 (ja) | メモリ回路 | |
| US5329247A (en) | Switchable MOS current mirror | |
| JPS6134619A (ja) | Ｍｏｓトランジスタ回路 | |
| JP2793390B2 (ja) | 同期分離回路 | |
| US4254345A (en) | Output circuit for bucket-brigade devices | |
| GB1241746A (en) | Buffer circuit for gating circuits | |
| JP3475088B2 (ja) | 半導体記憶装置 | |
| JP3626980B2 (ja) | 反転増幅回路 | |
| JPS6245360Y2 (ja) |