JPS6134619A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
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- JPS6134619A JPS6134619A JP15800384A JP15800384A JPS6134619A JP S6134619 A JPS6134619 A JP S6134619A JP 15800384 A JP15800384 A JP 15800384A JP 15800384 A JP15800384 A JP 15800384A JP S6134619 A JPS6134619 A JP S6134619A
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- JP
- Japan
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- bus
- bus signal
- signal line
- semiconductor elements
- electrode
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はＭＯＳトランジスタ回路に関するものであっ
て、特にプリチャージ回路を持つＭＯＳトランジスタ回
路に関する。
て、特にプリチャージ回路を持つＭＯＳトランジスタ回
路に関する。
［従来技術］
従来、この種の回路として第１図に示すものがあった。
第１図は、従来のプリチャージ回路を持つＭＯ８Ｉ−ラ
ンリスタ回路を示す図である。図において、複数個のバ
ス信号線プルアップ用ＰＭＯＳトランジスタＴ１〜Ｔ８
が相互に隣接して設けられており、各ＰＭＯＳトランジ
スタは第１および第２の電極とゲート電極を有する。各
第１の電極はそれぞれ各電極■に、各第２の電極はそれ
ぞれバス信号線１〜８に、各ゲート電極はそれぞれクロ
ック信号線φに接続されている。Ｃ７〜Ｃ８は各バス信
号線と接地Ｇとの間の寄生コンデンサを示す。
ンリスタ回路を示す図である。図において、複数個のバ
ス信号線プルアップ用ＰＭＯＳトランジスタＴ１〜Ｔ８
が相互に隣接して設けられており、各ＰＭＯＳトランジ
スタは第１および第２の電極とゲート電極を有する。各
第１の電極はそれぞれ各電極■に、各第２の電極はそれ
ぞれバス信号線１〜８に、各ゲート電極はそれぞれクロ
ック信号線φに接続されている。Ｃ７〜Ｃ８は各バス信
号線と接地Ｇとの間の寄生コンデンサを示す。
次に、この回路の動作について説明する。まず、クロッ
ク信号線φが“Ｌ”のあるプリチャージ期間Ｐ、にＰＭ
ＯＳトランジスタＴ１〜Ｔ８がＯＮとなり、バス信号線
１〜８はそれぞれＰＭＯＳトランジスタＴ１〜Ｔ８を通
してプルアップされてＨＰＩになり、寄生コンデンサＣ
１〜Ｃ８がそれぞれ充電される。次に、ＰＭＯＳトラン
ジスタＴ、〜Ｔ８をＯＦＦにしてバスを用いたオペレー
ションの後、バス信号線１〜８のうち、たとえば、バス
信号線３．６．７がプルダウンされて“Ｌ １１になり
、他のバス信号ｗＡ１，２．４，５．８が“Ｈ１１のま
まであったとする。上記の場合、次のプリチャージ期間
Ｐ２では寄生コンデンサＣ１゜Ｃｚ 、Ｃ４、Ｃｓ 、
Ｃａはプリチャージが始まる前にほぼ電源Ｖの電位まで
充電されており、それぞれプリチャージ用ＰＭＯ８ｔ−
ランジスタＴｌ１Ｔ ２ 、Ｔ４ 、 Ｔ ｓ 、 Ｔ
ａを通してごく短時間に充電が完了されるか、もしく
は充電の必要がない。
ク信号線φが“Ｌ”のあるプリチャージ期間Ｐ、にＰＭ
ＯＳトランジスタＴ１〜Ｔ８がＯＮとなり、バス信号線
１〜８はそれぞれＰＭＯＳトランジスタＴ１〜Ｔ８を通
してプルアップされてＨＰＩになり、寄生コンデンサＣ
１〜Ｃ８がそれぞれ充電される。次に、ＰＭＯＳトラン
ジスタＴ、〜Ｔ８をＯＦＦにしてバスを用いたオペレー
ションの後、バス信号線１〜８のうち、たとえば、バス
信号線３．６．７がプルダウンされて“Ｌ １１になり
、他のバス信号ｗＡ１，２．４，５．８が“Ｈ１１のま
まであったとする。上記の場合、次のプリチャージ期間
Ｐ２では寄生コンデンサＣ１゜Ｃｚ 、Ｃ４、Ｃｓ 、
Ｃａはプリチャージが始まる前にほぼ電源Ｖの電位まで
充電されており、それぞれプリチャージ用ＰＭＯ８ｔ−
ランジスタＴｌ１Ｔ ２ 、Ｔ４ 、 Ｔ ｓ 、 Ｔ
ａを通してごく短時間に充電が完了されるか、もしく
は充電の必要がない。
一方、寄生コンデンサＧ＝ 、Ｃｓ 、Ｃ？は放電され
ているので、プリチャージ期間Ｐ２にそれぞれＰＭＯＳ
トランジスタＴ−、Ｔｓ 、Ｔ、を通して一定時間を要
して充電される。
ているので、プリチャージ期間Ｐ２にそれぞれＰＭＯＳ
トランジスタＴ−、Ｔｓ 、Ｔ、を通して一定時間を要
して充電される。
従来のプリチャージ回路は以上のように、各バス信号線
をそれぞれ独立したＰＭＯＳトランジスタ１個でプリチ
ャージする構成になっているので、成るオペレーション
の後、プルダウンされたバス信号線（前述の３．６．７
）に対しても、プルダウンされなかったバス信号線（前
述の１．２．４゜５．８）に対してもすべて同様にプリ
チャージが行なわれる。このため、プリチャージ用ＰＭ
ＯＳトランジスタＴ１〜Ｔ８は、各バス信号線をプリチ
ャージ期間内に電源電位まで充電するのに十分な駆動能
力を持つことが必要であった。また、各バス信号線は別
々に充電されるので、プリチャージ時間が短かすぎると
、各バス信号線の電位レベルにばらつきが生じるなどの
欠点があった。
をそれぞれ独立したＰＭＯＳトランジスタ１個でプリチ
ャージする構成になっているので、成るオペレーション
の後、プルダウンされたバス信号線（前述の３．６．７
）に対しても、プルダウンされなかったバス信号線（前
述の１．２．４゜５．８）に対してもすべて同様にプリ
チャージが行なわれる。このため、プリチャージ用ＰＭ
ＯＳトランジスタＴ１〜Ｔ８は、各バス信号線をプリチ
ャージ期間内に電源電位まで充電するのに十分な駆動能
力を持つことが必要であった。また、各バス信号線は別
々に充電されるので、プリチャージ時間が短かすぎると
、各バス信号線の電位レベルにばらつきが生じるなどの
欠点があった。
［発明の概要］
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、それゆえにこの発明の主たる目的
は、バスのプリチャージ時間を平均的に短くし、各バス
信号線の電位レベルを同一にすることができるプリチャ
ージ回路を持つＭＯＳトランジスタ回路を提供すること
である。
めになされたもので、それゆえにこの発明の主たる目的
は、バスのプリチャージ時間を平均的に短くし、各バス
信号線の電位レベルを同一にすることができるプリチャ
ージ回路を持つＭＯＳトランジスタ回路を提供すること
である。
この発明を要約すれば、複数個の電界効果形半導体素子
の各々に各バス信号線を接続し、各半導体素子がＯＮと
なる第１の期間に各バス信号線は各半導体素子を通して
プルアップされ、各半導体素子がＯＦＦとなる第２の期
間に少なくとも１本のバス信号線はバスを用いるオペレ
ーションによりプルダウンされて論理決定動作を行なう
プリチャージ回路を持つＭＯ３Ｉ−ランリスタ回路にお
いて、少な（とも１本のバス信号線と他の少なくとも２
本のバス信号線との間に、第１の期間にＯＮとなる少な
くとも２個の別の電界効果形半導体素子を接続したバス
プリチャージ回路を持つＭＯＳトランジスタ回路である
。
の各々に各バス信号線を接続し、各半導体素子がＯＮと
なる第１の期間に各バス信号線は各半導体素子を通して
プルアップされ、各半導体素子がＯＦＦとなる第２の期
間に少なくとも１本のバス信号線はバスを用いるオペレ
ーションによりプルダウンされて論理決定動作を行なう
プリチャージ回路を持つＭＯ３Ｉ−ランリスタ回路にお
いて、少な（とも１本のバス信号線と他の少なくとも２
本のバス信号線との間に、第１の期間にＯＮとなる少な
くとも２個の別の電界効果形半導体素子を接続したバス
プリチャージ回路を持つＭＯＳトランジスタ回路である
。
この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
［発明の実施例］
以下、この発明の一実施例を図によって説明する。第２
図は、この発明の一実施例であるプリチャージ回路を持
つＭＯＳトランジスタ回路を示す図である。なお、この
発明の一実施例の説明において、第１図の説明と重複す
る部分については、適宜その説明を省略する。図におい
て、この発明の一実施例の構成が第１図の従来の回路構
成と異なる点は以下の点である。すなわら、ＰＭＯＳト
ランジスタＴＩＴ〜ＴＩ７のそれぞれが、バス信号線１
〜８の隣接するものどうし間に接続されており、各ＰＭ
Ｏ３トランジスタのゲート電極はクロック信号線φに接
続されている。各ＰＭＯＳトランジスタはクロック信号
線φによって駆動されプリチャージ期間にＯＮする。
図は、この発明の一実施例であるプリチャージ回路を持
つＭＯＳトランジスタ回路を示す図である。なお、この
発明の一実施例の説明において、第１図の説明と重複す
る部分については、適宜その説明を省略する。図におい
て、この発明の一実施例の構成が第１図の従来の回路構
成と異なる点は以下の点である。すなわら、ＰＭＯＳト
ランジスタＴＩＴ〜ＴＩ７のそれぞれが、バス信号線１
〜８の隣接するものどうし間に接続されており、各ＰＭ
Ｏ３トランジスタのゲート電極はクロック信号線φに接
続されている。各ＰＭＯＳトランジスタはクロック信号
線φによって駆動されプリチャージ期間にＯＮする。
次に、この回路の動作について説明する。まず、クロッ
ク信号線φが“Ｌ″の成るプリチャージ期間Ｐ、にＰＭ
ＯＳトランジスタＴ１〜Ｔ８がＯＮとなり、バス信号線
１〜８はそれぞれＰＭＯＳトランジスタＴ、〜Ｔ８を通
してプルアップされて１１ Ｈ”になり、寄生コンデン
サＣ４〜Ｃ８がそれぞれ充電される。次に、ＰＭＯＳト
ランジスタＴ、〜Ｔ８をＯＦＦにしてバスを用いたオペ
レーションの後、第１図の説明のときと同様、バス信号
ｓ＊ｉ〜８のうちバス信号線３，６．７がプルダウンさ
れてＬ ｕになり、他のバス信号線１，２゜４．５．８
がＨ″のままであったとすると、次のプリチャージ期間
Ｐ２では、放電された寄生コンデンサＣ＝ 、Ｃｓ 、
Ｃ？はそれぞれプルアップ用ＰＭＯ８トランジスタＴｅ
、Ｔｓ 、Ｔ７を通した経路のみならず、たとえば、
バス信号線３の場合、ＰＭＯ８＋ヘランジスタＴ２１Ｔ
Ｉ２が直列につながった経路やＰＭＯ８トランジスタＴ
４．Ｔ５．が直列につながった経路、あるいはＰＭＯＳ
ＭＯＳトランジスタ回路Ｔ＋ ＋ ＊ Ｔ＋ ２が直列
につながった経路からも充電され、バス信号線３，６゜
７は第１図の従来の回路構成の場合よりも短時間に電源
電位まで充電される。
ク信号線φが“Ｌ″の成るプリチャージ期間Ｐ、にＰＭ
ＯＳトランジスタＴ１〜Ｔ８がＯＮとなり、バス信号線
１〜８はそれぞれＰＭＯＳトランジスタＴ、〜Ｔ８を通
してプルアップされて１１ Ｈ”になり、寄生コンデン
サＣ４〜Ｃ８がそれぞれ充電される。次に、ＰＭＯＳト
ランジスタＴ、〜Ｔ８をＯＦＦにしてバスを用いたオペ
レーションの後、第１図の説明のときと同様、バス信号
ｓ＊ｉ〜８のうちバス信号線３，６．７がプルダウンさ
れてＬ ｕになり、他のバス信号線１，２゜４．５．８
がＨ″のままであったとすると、次のプリチャージ期間
Ｐ２では、放電された寄生コンデンサＣ＝ 、Ｃｓ 、
Ｃ？はそれぞれプルアップ用ＰＭＯ８トランジスタＴｅ
、Ｔｓ 、Ｔ７を通した経路のみならず、たとえば、
バス信号線３の場合、ＰＭＯ８＋ヘランジスタＴ２１Ｔ
Ｉ２が直列につながった経路やＰＭＯ８トランジスタＴ
４．Ｔ５．が直列につながった経路、あるいはＰＭＯＳ
ＭＯＳトランジスタ回路Ｔ＋ ＋ ＊ Ｔ＋ ２が直列
につながった経路からも充電され、バス信号線３，６゜
７は第１図の従来の回路構成の場合よりも短時間に電源
電位まで充電される。
一般に、バス信号線のうちどれがプルダウンされるか、
あるいは何本がプルダウンされるかは、オペレーション
ごとに変化して特定できないが、平均的にはバス信号線
のうち半数しかプルダウンされないので、バスのプリチ
ャージ時間の平均は短くなる。また、各バス信号線の電
位レベルも、プリチャージが電源電位まで行なわれる前
にほぼ同一となり、安定したバスのプリチャージ動作が
可能となる。
あるいは何本がプルダウンされるかは、オペレーション
ごとに変化して特定できないが、平均的にはバス信号線
のうち半数しかプルダウンされないので、バスのプリチ
ャージ時間の平均は短くなる。また、各バス信号線の電
位レベルも、プリチャージが電源電位まで行なわれる前
にほぼ同一となり、安定したバスのプリチャージ動作が
可能となる。
なお、上記実施例では、隣接するバス信号線を接続する
ＰＭＯＳトランジスタのみを設けた場合について述べた
が、幾本か離れたバス信号線どうしを接続するＰＭＯＳ
トランジスタをさらに設けてもよい。
ＰＭＯＳトランジスタのみを設けた場合について述べた
が、幾本か離れたバス信号線どうしを接続するＰＭＯＳ
トランジスタをさらに設けてもよい。
また、上記実施例では、バスのプリチャージ回路につい
て述べたが、デコーダ出力回路中のプリチャージ回路に
ついてもこの発明は応用できる。
て述べたが、デコーダ出力回路中のプリチャージ回路に
ついてもこの発明は応用できる。
デコーダ回路の場合、出力のうち１個のみがプルダウン
される場合が多く、このような場合には、すべてのオペ
レーションでプリチャージ時間を短くすることができる
。
される場合が多く、このような場合には、すべてのオペ
レーションでプリチャージ時間を短くすることができる
。
［発明の効果］
以上のように、この発明によれば、複数個の電界効果形
半導体素子の各々に各バス信号線を接続し、各半導体素
子がＯＮとなる第１の期間に各バス信号線は各半導体素
子を通してプルアップされ、各半導体素子がＯＦＦとな
る第２の期間に少なくとも１本のバス信号線はバスを用
いるオペレーションによりプルダウンされて論理決定動
作を行なうプリチャージ回路を持つＭＯＳトランジスタ
回路において、少なくとも１本のバス信号線と他の少な
くとも２本のバス信号線との間に、第１の期間にＯＮと
なる少なくとも２個の別の電界効果形半導体素子を接続
したので、プルダウンされたバス信号線をプリチャージ
する際、プルダウンされていないバス信号線をプリチャ
ージする電界効果形半導体素子を通る経路によってもプ
リチャージ電流が流れてバス信号線全体のプリチャージ
時間を平均的に短くすることができる。
半導体素子の各々に各バス信号線を接続し、各半導体素
子がＯＮとなる第１の期間に各バス信号線は各半導体素
子を通してプルアップされ、各半導体素子がＯＦＦとな
る第２の期間に少なくとも１本のバス信号線はバスを用
いるオペレーションによりプルダウンされて論理決定動
作を行なうプリチャージ回路を持つＭＯＳトランジスタ
回路において、少なくとも１本のバス信号線と他の少な
くとも２本のバス信号線との間に、第１の期間にＯＮと
なる少なくとも２個の別の電界効果形半導体素子を接続
したので、プルダウンされたバス信号線をプリチャージ
する際、プルダウンされていないバス信号線をプリチャ
ージする電界効果形半導体素子を通る経路によってもプ
リチャージ電流が流れてバス信号線全体のプリチャージ
時間を平均的に短くすることができる。
また、各バス信号線のプリチャージを均一に安定して行
なうことができるので各バス信号線の電位レベルを同一
にすることができる。
なうことができるので各バス信号線の電位レベルを同一
にすることができる。
第１図は、従来のプリチャージ回路を持つＭＯＳトラン
ジスタ回路を示す図である。 第２図は、この発明の一実施例であるプリチャージ回路
を持つＭＯＳトランジスタ回路を示す図である。 図において、１〜８はバス信号線、■、〜Ｔ８、王４．
〜Ｔ、フはＰＭＯＳトランジスタ、Ｃ４〜Ｃ８は寄生コ
ンデンサ、φはクロック信号線、■は電源、Ｇは接地で
ある。 なお、各図中同一符号は同一または相当部分を示すもの
とする。
ジスタ回路を示す図である。 第２図は、この発明の一実施例であるプリチャージ回路
を持つＭＯＳトランジスタ回路を示す図である。 図において、１〜８はバス信号線、■、〜Ｔ８、王４．
〜Ｔ、フはＰＭＯＳトランジスタ、Ｃ４〜Ｃ８は寄生コ
ンデンサ、φはクロック信号線、■は電源、Ｇは接地で
ある。 なお、各図中同一符号は同一または相当部分を示すもの
とする。
Claims (2)
- （１）複数個の電界効果形半導体素子を備え、前記各半
導体素子は第１および第２の電極とゲート電極を有し、 前記各第１の電極に接続される複数個の電源と、前記各
ゲート電極に接続され、前記各半導体素子を駆動するた
めのクロック信号線と、 前記各第２の電極に接続される複数本のバス信号線とを
備え、 前記各半導体素子は第１の期間にＯＮとなり、前記各バ
ス信号線は前記各半導体素子を通してプルアップされ、 前記各半導体素子は第２の期間にＯＦＦとなり、前記複
数本のバス信号線のうちの少なくとも１本のバス信号線
を、バスを用いるオペレーションによりプルダウンして
論理決定動作を行なうバスプリチャージ回路を持つＭＯ
Ｓトランジスタ回路において、 さらに少なくとも２個の別の電界効果形半導体素子を備
え、 前記別の各半導体素子は第１および第２の電極とゲート
電極を有し、 前記別の各半導体素子の第１および第２の電極は、前記
複数個の半導体素子のうちの少なくとも１個の半導体素
子の第２の電極に接続のバス信号線と、前記複数個の半
導体素子のうちの他の少なくとも２個の半導体素子の第
２の電極に接続のバス信号線の間に接続され、 前記別の各半導体素子のゲート電極は前記クロック信号
線に接続され、 前記別の各半導体素子は前記第１の期間にＯＮとなるバ
スプリチャージ回路を持つＭＯＳトランジスタ回路。 - （２）前記複数個の半導体素子のうちのいずれかの２個
の半導体素子の第２の電極に接続のバス信号線の間でも
前記第１の期間に導通するように、前記別の各半導体素
子を前記各半導体素子の第２の電極に接続のバス信号線
の間に設ける特許請求の範囲第１項記載のバスプリチヤ
ージ回路を持つＭＯＳトランジスタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15800384A JPS6134619A (ja) | 1984-07-26 | 1984-07-26 | Ｍｏｓトランジスタ回路 |
| US06/756,638 US4670666A (en) | 1984-07-26 | 1985-07-19 | MOS transistor circuit for shared precharging of bus lines |
| DE19853526521 DE3526521A1 (de) | 1984-07-26 | 1985-07-24 | Mos-transistorschaltung fuer gemeinsames vor-laden von busleitungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15800384A JPS6134619A (ja) | 1984-07-26 | 1984-07-26 | Ｍｏｓトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134619A true JPS6134619A (ja) | 1986-02-18 |
| JPH0149969B2 JPH0149969B2 (ja) | 1989-10-26 |
Family
ID=15662122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15800384A Granted JPS6134619A (ja) | 1984-07-26 | 1984-07-26 | Ｍｏｓトランジスタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4670666A (ja) |
| JP (1) | JPS6134619A (ja) |
| DE (1) | DE3526521A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792681A (en) * | 1986-10-23 | 1988-12-20 | Varo, Inc. | Infrared detector arrays |
| US4992678A (en) * | 1988-12-15 | 1991-02-12 | Ncr Corporation | High speed computer data transfer system |
| US5128557A (en) * | 1989-05-22 | 1992-07-07 | Ncr Corporation | Clamping circuit for data transfer bus |
| JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
| US5030857A (en) * | 1989-08-25 | 1991-07-09 | Ncr Corporation | High speed digital computer data transfer system having reduced bus state transition time |
| DE4030596C1 (en) * | 1990-09-27 | 1991-12-12 | Siemens Ag, 8000 Muenchen, De | Wideband signal coupling circuitry with large number of outputs - connectable to leads loadable w.r.t. earth by own capacitance and/or loading capacitors |
| US5793668A (en) * | 1997-06-06 | 1998-08-11 | Timeplex, Inc. | Method and apparatus for using parasitic capacitances of a printed circuit board as a temporary data storage medium working with a remote device |
| US6147893A (en) * | 1999-01-27 | 2000-11-14 | Vlsi Technology, Inc. | Programmable read only memory with high speed differential sensing at low operating voltage |
| US6321282B1 (en) * | 1999-10-19 | 2001-11-20 | Rambus Inc. | Apparatus and method for topography dependent signaling |
| JP2002049447A (ja) | 2000-08-03 | 2002-02-15 | Matsushita Electric Ind Co Ltd | 信号伝送システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3765002A (en) * | 1971-04-20 | 1973-10-09 | Siemens Ag | Accelerated bit-line discharge of a mosfet memory |
| GB1540923A (en) * | 1975-12-01 | 1979-02-21 | Intel Corp | Programmable single chip mos computer |
| US4458336A (en) * | 1980-10-22 | 1984-07-03 | Fujitsu Limited | Semiconductor memory circuit |
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| US4495602A (en) * | 1981-12-28 | 1985-01-22 | Mostek Corporation | Multi-bit read only memory circuit |
-
1984
- 1984-07-26 JP JP15800384A patent/JPS6134619A/ja active Granted
-
1985
- 1985-07-19 US US06/756,638 patent/US4670666A/en not_active Expired - Lifetime
- 1985-07-24 DE DE19853526521 patent/DE3526521A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149969B2 (ja) | 1989-10-26 |
| US4670666A (en) | 1987-06-02 |
| DE3526521C2 (ja) | 1990-08-02 |
| DE3526521A1 (de) | 1986-02-06 |
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