JPH0146960B2 - - Google Patents
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- JPH0146960B2 JPH0146960B2 JP56008925A JP892581A JPH0146960B2 JP H0146960 B2 JPH0146960 B2 JP H0146960B2 JP 56008925 A JP56008925 A JP 56008925A JP 892581 A JP892581 A JP 892581A JP H0146960 B2 JPH0146960 B2 JP H0146960B2
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、リフレツシユを必要とする記憶装置
における記憶アクセス受付装置に関するもので、
特にリフレツシユアクセス要求の受付可能な時期
を制限するリフレツシユアクセス要求の受付方式
に関するものである。
における記憶アクセス受付装置に関するもので、
特にリフレツシユアクセス要求の受付可能な時期
を制限するリフレツシユアクセス要求の受付方式
に関するものである。
従来、この種のリフレツシユアクセス要求の受
付方式は、以下に説明する概ね２種の方式があつ
た。
付方式は、以下に説明する概ね２種の方式があつ
た。
第１の方式はリフレツシユアクセス要求を他の
アクセス要求に対し常に最上位の受付優先順位と
するものであり、この方式ではプロセツサからの
アクセス要求時にリフレツシユアクセス要求があ
れば必らずリフレツシユアクセス要求が優先して
受付けられ、記憶素子に対するリフレツシユ動作
の間プロセツサからのアクセス要求は待状態とな
つてしまうため、論理装置などのプロセツサの性
能を悪化させる大きな要因となる欠点があつた。
アクセス要求に対し常に最上位の受付優先順位と
するものであり、この方式ではプロセツサからの
アクセス要求時にリフレツシユアクセス要求があ
れば必らずリフレツシユアクセス要求が優先して
受付けられ、記憶素子に対するリフレツシユ動作
の間プロセツサからのアクセス要求は待状態とな
つてしまうため、論理装置などのプロセツサの性
能を悪化させる大きな要因となる欠点があつた。
第２の方式は、時間とともに優先順位を変化さ
せるものである。すなわち、アクセス要求の受付
に対するリフレツシユアクセス要求の受付優先度
を、該リフレツシユアクセス要求の生起時点では
比較的下位とし、リフレツシユアクセス要求の生
起後リフレツシユアクセス周期よりも小なる時間
Twの間に該リフレツシユ要求がプロセツサから
のアクセス要求があつたために受付けられなかつ
た場合は最上位として、リフレツシユ動作が必ら
ずリフレツシユ周期内に行なわれるようにした、
いわば記憶装置のプロセツサに対する動作の空き
時間を待つてリフレツシユを行なうものであり、
第１の方式に比べプロセツサの性能に対する影響
は少ない。しかし、アクセス要求の受付方式は、
まず先着順であり、受付時点に２個以上のアクセ
ス要求があつた場合にのみ定められた優先度で受
付が行なわれるため、プロセツサからの連続した
アクセス要求の要求間隔Tpが、記憶装置でのア
クセス要求受付間隔TAより長い場合、リフレツ
シユ動作がプロセツサからの連続したアクセス要
求の間に入つてしまい、後の方のプロセツサから
のアクセス要求はリフレツシユ動作が完了するま
で待ち状態となり、特にこの待ち時間は（Tp−
TA）が小さければ小さい程大きくなり、第１の
方式に比べて効果があまり変わらないという欠点
があつた。
せるものである。すなわち、アクセス要求の受付
に対するリフレツシユアクセス要求の受付優先度
を、該リフレツシユアクセス要求の生起時点では
比較的下位とし、リフレツシユアクセス要求の生
起後リフレツシユアクセス周期よりも小なる時間
Twの間に該リフレツシユ要求がプロセツサから
のアクセス要求があつたために受付けられなかつ
た場合は最上位として、リフレツシユ動作が必ら
ずリフレツシユ周期内に行なわれるようにした、
いわば記憶装置のプロセツサに対する動作の空き
時間を待つてリフレツシユを行なうものであり、
第１の方式に比べプロセツサの性能に対する影響
は少ない。しかし、アクセス要求の受付方式は、
まず先着順であり、受付時点に２個以上のアクセ
ス要求があつた場合にのみ定められた優先度で受
付が行なわれるため、プロセツサからの連続した
アクセス要求の要求間隔Tpが、記憶装置でのア
クセス要求受付間隔TAより長い場合、リフレツ
シユ動作がプロセツサからの連続したアクセス要
求の間に入つてしまい、後の方のプロセツサから
のアクセス要求はリフレツシユ動作が完了するま
で待ち状態となり、特にこの待ち時間は（Tp−
TA）が小さければ小さい程大きくなり、第１の
方式に比べて効果があまり変わらないという欠点
があつた。
本発明は基本的には前記第２の方式を採り、さ
らに上記第２の方式の欠点を解決するために前記
Tp−TA即ちtwの間はリフレツシユアクセス要求
の受付を禁止し、リフレツシユアクセス要求に対
する受付優先度が下位にある間はできるだけ他装
置からのアクセス要求を受付けるようにしたもの
であり、リフレツシユが他装置の性能に及ぼす影
響を最小限にできる。
らに上記第２の方式の欠点を解決するために前記
Tp−TA即ちtwの間はリフレツシユアクセス要求
の受付を禁止し、リフレツシユアクセス要求に対
する受付優先度が下位にある間はできるだけ他装
置からのアクセス要求を受付けるようにしたもの
であり、リフレツシユが他装置の性能に及ぼす影
響を最小限にできる。
論理装置に於ける上記Tpの値はそのバラツキ
が非常に大きいが、論理装置の実行時間に対し、
一般にロード系命令、ストア系命令および分岐系
命令の実行時間がその大部分を占める。したがつ
て上記３種の命令それぞれでの記憶アクセス要求
間隔TpL（ロード系命令）、TpS（ストア系命令）、
TpB（分岐系命令）を求め、このTpL，TpS，TpB
の最大値を上記Tpとすれば、大部分のプログラ
ムに対してリフレツシユの影響を最小限にでき
る。換言すれば論理装置から記憶装置への連結し
たアクセス要求の発生間隔Tpの値にしたがつて、
リフレツシユアクセス要求の受付時期を調整する
ことにより、リフレツシユ動作を記憶動作のでき
るだけ大きな空き時間内に行なわせるようにす
る。
が非常に大きいが、論理装置の実行時間に対し、
一般にロード系命令、ストア系命令および分岐系
命令の実行時間がその大部分を占める。したがつ
て上記３種の命令それぞれでの記憶アクセス要求
間隔TpL（ロード系命令）、TpS（ストア系命令）、
TpB（分岐系命令）を求め、このTpL，TpS，TpB
の最大値を上記Tpとすれば、大部分のプログラ
ムに対してリフレツシユの影響を最小限にでき
る。換言すれば論理装置から記憶装置への連結し
たアクセス要求の発生間隔Tpの値にしたがつて、
リフレツシユアクセス要求の受付時期を調整する
ことにより、リフレツシユ動作を記憶動作のでき
るだけ大きな空き時間内に行なわせるようにす
る。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の実施例を示す第１図において、本発明
の記憶アクセス受付装置は受付優先回路１と受付
検出回路２とから構成されている。
の記憶アクセス受付装置は受付優先回路１と受付
検出回路２とから構成されている。
受付優先回路１は、プロセツサＰよりのアクセ
ス要求信号１０１と、プロセツサアクセス受付禁
止信号１６１とを、入力とするAND／NAND回
路１１と、プロセツサＱよりのアクセス要求信号
１０２と、アクセス要求信号１０１が反転回路１
４により極性反転されたプロセツサＱ受付禁止信
号１４１と、プロセツサアクセス受付禁止信号１
６１とを、入力とするAND／NAND回路１２
と、リフレツシユアクセス要求信号１０３と、
AND／NAND回路１１のNAND出力であるプ
ロセツサＰ受付信号（負極性）１１２と、
AND／NAND回路１２のNAND出力であるプ
ロセツサＱ受付信号（負極性）１２２と、記憶装
置よりのタイミング信号１０４，１０５の２信号
がNOR回路１７によりNORされたリフレツシユ
受付禁止信号１７１とを、入力とするAND回路
１３と、リフレツシユアクセス要求信号１０３が
遅延回路１５により時間Twだけ遅延された優先
リフレツシユアクセス要求信号１５１と、リフレ
ツシユアクセス要求信号１０３とを、入力とし、
前記プロセツサアクセス受付禁信号１６１を出力
とするNAND回路１６とから構成されている。
ス要求信号１０１と、プロセツサアクセス受付禁
止信号１６１とを、入力とするAND／NAND回
路１１と、プロセツサＱよりのアクセス要求信号
１０２と、アクセス要求信号１０１が反転回路１
４により極性反転されたプロセツサＱ受付禁止信
号１４１と、プロセツサアクセス受付禁止信号１
６１とを、入力とするAND／NAND回路１２
と、リフレツシユアクセス要求信号１０３と、
AND／NAND回路１１のNAND出力であるプ
ロセツサＰ受付信号（負極性）１１２と、
AND／NAND回路１２のNAND出力であるプ
ロセツサＱ受付信号（負極性）１２２と、記憶装
置よりのタイミング信号１０４，１０５の２信号
がNOR回路１７によりNORされたリフレツシユ
受付禁止信号１７１とを、入力とするAND回路
１３と、リフレツシユアクセス要求信号１０３が
遅延回路１５により時間Twだけ遅延された優先
リフレツシユアクセス要求信号１５１と、リフレ
ツシユアクセス要求信号１０３とを、入力とし、
前記プロセツサアクセス受付禁信号１６１を出力
とするNAND回路１６とから構成されている。
受付検出回路２は、プロセツサＰ受付信号１１
１をＡ入力とし、受付検出可能フリツプフロツプ
（Ｆ／Ｆ）２４の出力信号２４１をＢ入力とする
プロセツサＰ受付検出Ｆ／Ｆ２１と、プロセツサ
Ｑ受付信号１２１をＡ入力とし、上述の信号２４
１をＢ入力とするプロセツサＱ受付検出Ｆ／Ｆ２
２と、リフレツシユ受付信号１３１をＡ入力と
し、上述の信号２４１をＢ入力とするリフレツシ
ユ受付検出Ｆ／Ｆ２３と、記憶装置へどのアクセ
ス要求を受付けたかを示すために送出されるＦ／
Ｆ２１，２２，２３の３つの出力信号をOR入力
とし、受付検出信号２５１を出力とするOR回路
２５と、記憶装置へ記憶動作の開始するために送
出される受付検出信号２５１をＲ入力とし、記憶
装置よりのタイミング信号２０１をＳ入力とする
受付検出可能Ｆ／Ｆ２４とから構成されている。
１をＡ入力とし、受付検出可能フリツプフロツプ
（Ｆ／Ｆ）２４の出力信号２４１をＢ入力とする
プロセツサＰ受付検出Ｆ／Ｆ２１と、プロセツサ
Ｑ受付信号１２１をＡ入力とし、上述の信号２４
１をＢ入力とするプロセツサＱ受付検出Ｆ／Ｆ２
２と、リフレツシユ受付信号１３１をＡ入力と
し、上述の信号２４１をＢ入力とするリフレツシ
ユ受付検出Ｆ／Ｆ２３と、記憶装置へどのアクセ
ス要求を受付けたかを示すために送出されるＦ／
Ｆ２１，２２，２３の３つの出力信号をOR入力
とし、受付検出信号２５１を出力とするOR回路
２５と、記憶装置へ記憶動作の開始するために送
出される受付検出信号２５１をＲ入力とし、記憶
装置よりのタイミング信号２０１をＳ入力とする
受付検出可能Ｆ／Ｆ２４とから構成されている。
Ｆ／Ｆ２１，２２，２３は、Ｂ入力が“１”の
時Ａ入力の値が格納され、Ｂ入力が“０”の時は
直前の格納値が保持されるＦ／Ｆであり、Ｆ／Ｆ
２４は、Ｓ入力が“１”の時セツトされ、Ｒ入力
が“１”の時リセツトされ、Ｓ入力Ｒ入力共に
“０”の時は直前の格納値が保持されるＦ／Ｆで
ある。
時Ａ入力の値が格納され、Ｂ入力が“０”の時は
直前の格納値が保持されるＦ／Ｆであり、Ｆ／Ｆ
２４は、Ｓ入力が“１”の時セツトされ、Ｒ入力
が“１”の時リセツトされ、Ｓ入力Ｒ入力共に
“０”の時は直前の格納値が保持されるＦ／Ｆで
ある。
第１図に示される各回路の動作を、優先順位に
より受付けるべきアクセス要求を決定する機能お
よびリフレツシユアクセス要求の受付を禁止する
機能の２つの機能に分けて、説明する。
より受付けるべきアクセス要求を決定する機能お
よびリフレツシユアクセス要求の受付を禁止する
機能の２つの機能に分けて、説明する。
〔優先順位により受付けるべきアクセス要求を
決定する機能〕 第２図は本機能を説明するためのタイムチヤー
トであり、第２図に示されている時間内ではプロ
セツサＰからのアクセス要求信号１０１は待合せ
がなければ８マシンサイクルの一定周期で“１”
となり、プロセツサＱからのアクセス要求信号１
０２は常に“０”であるとしている。プロセツサ
Ｐからのアクセス要求信号１０１（第２図のP1）
とリフレツシユアクセス要求信号１０３とが同時
に“１”である場合、プロセツサアクセス受付禁
止信号１６１がこのP1の時点では“１”である
ためプロセツサＰ受付信号１１１が“１”，１１
２が“０”となり、リフレツシユアクセス要求は
AND回路１３において信号１１２（“０”）によ
り禁止されプロセツサＰよりアクセス要求が受付
けられ、Ｆ／Ｆ２１，２２，２３のうちＦ／Ｆ２
１のみが“１”となる。アクセス要求信号１０
１，１０２および１０３は該当するアクセス要求
が受付けられると、そのアクセス要求が受付けら
れたプロセツサあるいはリフレツシユ要求源へ記
憶装置から受付通報信号が送出され該当するアク
セス要求信号が“０”となるが、この方式は一般
に広く知られているためその回路を省略してい
る。プロセツサアクセス受付禁止信号１６１はリ
フレツシユアクセス要求信号１０３の“０”から
“１”への立上り時点から時間Twだけ遅れて、
“０”となるため、時間Twの間にプロセツサＰ
から送られてくるアクセス要求信号１０１（第２
図のP1，P2，…，Po）はリフレツシユアクセス
要求信号１０３より優先順位が高く、常に待合わ
せることなく受付けられる。プロセツサＱよりの
アクセス要求信号１０２の優先順位は、プロセツ
サＱ受付禁止信号１４１のためプロセツサＰより
も低く、リフレツシユに対してはプセツサＰより
のアクセス要求信号１０１と同様に高い。したが
つて、リフレツシユアクセス要求信号が“０”の
時および時間Tw間でのアクセス要求信号に対す
る優先順位は上位から順に“１０１，１０２，１
０３”となる。時間Twだけ経過すると、プロセ
ツサ受付禁信号１６１が“０”となるため信号１
１２，１２２が共に“１”となり、リフレツシユ
アクセス要求信号１３１が受付けられ、Ｆ／Ｆ２
１，２２，２３のうちＦ／Ｆ２３のみが“１”と
なる。したがつて時間Tw経過後リフレツシユア
クセス要求信号１０３が“１”の時の優先順位
は、上位から順に“１０３，１０１，１０２”と
なりリフレツシユが最上位となる。このため、プ
ロセツサＰからのアクセス要求信号１０１（第２
図のPo+1）はリフレツシユ動作の間だけ待合せた
後に受付けられる。〔リフレツシユアクセス要求
の受付を禁する機能〕第３図に示すごとく、タイ
ミング信号２０１，１０４，１０５はこの順に１
マシンサイクルずつ遅れて記憶装置より送られて
くる。受付検出可能Ｆ／Ｆ２４が“１”になつた
直後の２マイシンサイクルの間（即ち、twの間）
はリフレツシユ受付禁止信号１７１が“０”のた
めリフレツシユアクセス要求が受付けられず、プ
ロセツサＰからのアクセス要求信号１０１（第２
図、第３図のP2）は、受付検出可能Ｆ／Ｆ２４
が“１”となつた時点より２マシンサイクル遅れ
て“１”となつても、待合わせることなく受付け
られる。
決定する機能〕 第２図は本機能を説明するためのタイムチヤー
トであり、第２図に示されている時間内ではプロ
セツサＰからのアクセス要求信号１０１は待合せ
がなければ８マシンサイクルの一定周期で“１”
となり、プロセツサＱからのアクセス要求信号１
０２は常に“０”であるとしている。プロセツサ
Ｐからのアクセス要求信号１０１（第２図のP1）
とリフレツシユアクセス要求信号１０３とが同時
に“１”である場合、プロセツサアクセス受付禁
止信号１６１がこのP1の時点では“１”である
ためプロセツサＰ受付信号１１１が“１”，１１
２が“０”となり、リフレツシユアクセス要求は
AND回路１３において信号１１２（“０”）によ
り禁止されプロセツサＰよりアクセス要求が受付
けられ、Ｆ／Ｆ２１，２２，２３のうちＦ／Ｆ２
１のみが“１”となる。アクセス要求信号１０
１，１０２および１０３は該当するアクセス要求
が受付けられると、そのアクセス要求が受付けら
れたプロセツサあるいはリフレツシユ要求源へ記
憶装置から受付通報信号が送出され該当するアク
セス要求信号が“０”となるが、この方式は一般
に広く知られているためその回路を省略してい
る。プロセツサアクセス受付禁止信号１６１はリ
フレツシユアクセス要求信号１０３の“０”から
“１”への立上り時点から時間Twだけ遅れて、
“０”となるため、時間Twの間にプロセツサＰ
から送られてくるアクセス要求信号１０１（第２
図のP1，P2，…，Po）はリフレツシユアクセス
要求信号１０３より優先順位が高く、常に待合わ
せることなく受付けられる。プロセツサＱよりの
アクセス要求信号１０２の優先順位は、プロセツ
サＱ受付禁止信号１４１のためプロセツサＰより
も低く、リフレツシユに対してはプセツサＰより
のアクセス要求信号１０１と同様に高い。したが
つて、リフレツシユアクセス要求信号が“０”の
時および時間Tw間でのアクセス要求信号に対す
る優先順位は上位から順に“１０１，１０２，１
０３”となる。時間Twだけ経過すると、プロセ
ツサ受付禁信号１６１が“０”となるため信号１
１２，１２２が共に“１”となり、リフレツシユ
アクセス要求信号１３１が受付けられ、Ｆ／Ｆ２
１，２２，２３のうちＦ／Ｆ２３のみが“１”と
なる。したがつて時間Tw経過後リフレツシユア
クセス要求信号１０３が“１”の時の優先順位
は、上位から順に“１０３，１０１，１０２”と
なりリフレツシユが最上位となる。このため、プ
ロセツサＰからのアクセス要求信号１０１（第２
図のPo+1）はリフレツシユ動作の間だけ待合せた
後に受付けられる。〔リフレツシユアクセス要求
の受付を禁する機能〕第３図に示すごとく、タイ
ミング信号２０１，１０４，１０５はこの順に１
マシンサイクルずつ遅れて記憶装置より送られて
くる。受付検出可能Ｆ／Ｆ２４が“１”になつた
直後の２マイシンサイクルの間（即ち、twの間）
はリフレツシユ受付禁止信号１７１が“０”のた
めリフレツシユアクセス要求が受付けられず、プ
ロセツサＰからのアクセス要求信号１０１（第２
図、第３図のP2）は、受付検出可能Ｆ／Ｆ２４
が“１”となつた時点より２マシンサイクル遅れ
て“１”となつても、待合わせることなく受付け
られる。
本実施例では、プロセツサＰからのアクセス要
求は時間Twの間常に出ているとしたが、通常は
このTwの間にアクセス要求のない空きが生じや
すく、この空き時間に、リフレツシユアクセス要
求が受付けられ、リフレツシユ動作が行なわれ
る。さらに本実例ではタイミング信号１０４，１
０５の２つの信号をNOR回路１７でNORするこ
とによりtwを２マシンサイクル幅としたが、この
NOR回路１７の入力数を変えることによりtwの
幅を任意の適当なマシンサイクル数とできる。ま
た、例えばプロセツサから本記憶アクセス受付装
置へのtwの値を可変にするようなモード指定信号
を新たに設け、記憶アクセス受付装置内にこのモ
ードを保持させるＦ／Ｆを新たに設置することに
より、プログラム指定などによりtwの値を可変に
させることも、通常使用されている論理素子によ
り実現可能である。
求は時間Twの間常に出ているとしたが、通常は
このTwの間にアクセス要求のない空きが生じや
すく、この空き時間に、リフレツシユアクセス要
求が受付けられ、リフレツシユ動作が行なわれ
る。さらに本実例ではタイミング信号１０４，１
０５の２つの信号をNOR回路１７でNORするこ
とによりtwを２マシンサイクル幅としたが、この
NOR回路１７の入力数を変えることによりtwの
幅を任意の適当なマシンサイクル数とできる。ま
た、例えばプロセツサから本記憶アクセス受付装
置へのtwの値を可変にするようなモード指定信号
を新たに設け、記憶アクセス受付装置内にこのモ
ードを保持させるＦ／Ｆを新たに設置することに
より、プログラム指定などによりtwの値を可変に
させることも、通常使用されている論理素子によ
り実現可能である。
本発明は以上説明したように、リフレツシユア
クセス要求に対する受付優先順位を時間によつて
変更する機能の上に、さらにリフレツシユアクセ
ス要求を一定時間（例えば第３図のti+1〜ti+2）禁
止する機能を持つことにより、プロセツサ等の他
装置の性能へのリフレツシユの影響を最小限にで
きるという効果がある。
クセス要求に対する受付優先順位を時間によつて
変更する機能の上に、さらにリフレツシユアクセ
ス要求を一定時間（例えば第３図のti+1〜ti+2）禁
止する機能を持つことにより、プロセツサ等の他
装置の性能へのリフレツシユの影響を最小限にで
きるという効果がある。
第１図は本発明の実施例を示す回路図、第２図
は第１図に示した主要信号の動作を示すタイムチ
ヤート、第３図は第２図に示したＡの部分を詳細
に説明するタイムチヤートである。 １…受付優先回路、１１，１２…AND／
NAND回路、１３…AND回路、１４…反転回
路、１５…遅延回路、１６…NAND回路、１７
…NOR回路、２…受付検出回路、２１…プロセ
ツサＰ受付検出フリツプフロツプ（Ｆ／Ｆ）、２
２…プロセツサＱ受付検出Ｆ／Ｆ、２３…リフレ
ツシユ受付検出Ｆ／Ｆ、２４…受付検出可能Ｆ／
Ｆ、２５…OR回路。
は第１図に示した主要信号の動作を示すタイムチ
ヤート、第３図は第２図に示したＡの部分を詳細
に説明するタイムチヤートである。 １…受付優先回路、１１，１２…AND／
NAND回路、１３…AND回路、１４…反転回
路、１５…遅延回路、１６…NAND回路、１７
…NOR回路、２…受付検出回路、２１…プロセ
ツサＰ受付検出フリツプフロツプ（Ｆ／Ｆ）、２
２…プロセツサＱ受付検出Ｆ／Ｆ、２３…リフレ
ツシユ受付検出Ｆ／Ｆ、２４…受付検出可能Ｆ／
Ｆ、２５…OR回路。
Claims (1)
- １ リフレツシユを必要とする記憶装置における
記憶アクセス受付装置において、１個あるいは複
数個の他装置からのアクセス要求とリフレツシユ
アクセス要求との複数個のアクセス要求に対して
あらかじめ定められた優先順位と、前記複数個の
アクセス要求の受付に対する前記リフレツシユア
クセス要求の受付優先度を、該リフレツシユアク
セス要求の生起時点では比較的下位とし、該リフ
レツシユ要求の生起時点後リフレツシユアクセス
周期よりも小なる第１の時間（Tw）の間に該リ
フレツシユアクセス要求が受付けられなかつた場
合は最上位とするような優先順位とにより、受付
けるべきアクセス要求を決定する機能と、前記リ
フレツシユアクセス要求の生起時点後リフレツシ
ユアクセス周期よりも小なる第１の時間（Tw）
の間は前記他装置からのアクセス要求に対する動
作終了後次のアクセス要求の受付が可能となる時
点より前記第１の時間（Tw）よりも小なる第２
の時間（tw）の間だけ前記リフレツシユアクセス
要求の受付を禁止する機能とを備えた受付優先回
路と、アクセス要求の受付を検出し、どのアクセ
ス要求を受付けたかを示す信号とともに前記記憶
装置の動作の開始を指示する信号を前記記憶装置
へ送出する受付検出回路とから構成されたことを
特徴とする記憶アクセス受付装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008925A JPS57123592A (en) | 1981-01-26 | 1981-01-26 | Accepting device for storage access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008925A JPS57123592A (en) | 1981-01-26 | 1981-01-26 | Accepting device for storage access |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123592A JPS57123592A (en) | 1982-08-02 |
| JPH0146960B2 true JPH0146960B2 (ja) | 1989-10-11 |
Family
ID=11706226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56008925A Granted JPS57123592A (en) | 1981-01-26 | 1981-01-26 | Accepting device for storage access |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123592A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740432B2 (ja) * | 1985-08-20 | 1995-05-01 | 富士通株式会社 | メモリのリフレッシュ方式 |
-
1981
- 1981-01-26 JP JP56008925A patent/JPS57123592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123592A (en) | 1982-08-02 |
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