JPH0147015B2

JPH0147015B2 -

Info

Publication number: JPH0147015B2
Application number: JP54150251A
Authority: JP
Inventors: Junichi Nishizawa; Tadahiro Oomi
Original assignee: Individual
Current assignee: Individual
Priority date: 1979-11-19
Filing date: 1979-11-19
Publication date: 1989-10-12
Also published as: JPS5673460A

Description

【発明の詳細な説明】本発明は、高密度、高速、低電力動作する静電
誘導トランジスタ集積回路に関する。

短チヤンネルかつ低不純物密度に構成された静
電誘導トランジスタ（以下SITと称す）をノーマ
リオフ型に設計して集積回路に応用した例は、す
でに特許第1181984号（特公昭58−11102）半導体
集積回路において、提案、記述されており、高密
度、低電力動作できることが明らかにされてい
る。ノーマリオフ型SITをドライバトランジスタ
に使用したI²L型集積回路は、分離領域が不要な
こと、接地のワイヤリングが不要なこと、ワイヤ
ド論理が取れるなどから、きわめて集積度を高く
できる特徴を有している。また、チヤンネル領域
が高抵抗領域で構成されることから、ゲート・ソ
ース間、ゲート・ドレイン間の接合容量がきわめ
て小さくなり、低消費電力の動作が、ゲート寸法
の比較的大きなデバイスで得られている。たとえ
ば、第１図ａに従来のI²L型SIT集積回路（以下
I²L型SITLと称す）の断面構造例を示す。n⁺基板
１１、n^-エピ領域１２、n⁺領域１３−１，１３
−２はドレイン領域、p⁺領域１４は倒立型SITの
ゲート領域、p⁺領域１５はラテラルバイポーラ
トランジスタのエミツタ領域である。p⁺領域１
４は、ラテラルバイポーラトランジスタのコレク
タ領域の役割も果している。１１′，１３−１′及
び１３−２′，１４′，１５′はそれぞれソース電
極、ドレイン電極、ゲート電極、エミツタ電極で
ある。１７は、SIO₂、Si、N₄、Al₂O₃、AlNな
どの絶縁物層である。

第１図には、１入力２出力の例が示されてい
る。

ゲート領域１４と倒立型SITのソース領域１１
が離れており、その間に高抵抗ｎ−領域１２が介
在することから、ゲート・ソース間容量がきわめ
て小さくなる。たとえば、ｎ−エピ層厚さ5μｍ、
不純物濃度１〜３×10¹³cm^-3、p⁺ゲート領域拡散
深さ1.3〜1.5μｍの試料で、伝搬遅延時間30nsec
＋消費電力0.07μWあるいは消費電力1μWで伝搬
遅延時間10nsecの結果が得られている。さらに、
高速動作を目指して、インジエクタ電圧を高くす
ると、ゲート・ソース間の拡散容量が急激に大き
くなつて、高速化が阻止される。n^-領域のホー
ルの蓄積効果もきわめて顕著になる。接合容量は
大きいが、ある程度以上の電圧になつても拡散容
量の増大がそれほど大きくならないようにするに
は、第１図ｂのようにすればよい。すなわち、
p⁺ゲート領域１４とn⁺ソース領域１１が殆んど
もしくは完全に隣接しているわけである。しか
し、たとえこのような構造にしても、たとえば結
晶がSiの場合、ゲートに加わる電圧が、0.65Vか
ら0.7Vを越えると拡散容量の項が急激に大きく
なつて、動作速度に限界をもたらすわけである。
また、ゲート電流が大きくて、倒立型SITの電流
利得を低下させるわけである。

第２図は叙上の欠点を改良したI²L型SITLの例
である。第２図ａは拡散領域を示す平面図、第２
図ｂはＡ−A′線に沿う断面図、第２図ｃは他の
構造の平面図、第２図ｄは基本ゲート部の回路構
成である。第２図は、例として１入力２出力の例
が示されている。第１図の構造に比較して、第２
図の構造ではp⁺領域１４及び１５とn⁺領域１１
の間に絶縁層１８が設けられている。Siの場合で
あれば、１８はSiO₂やSi₃N₄あるいはこれらの複
合膜であることが普通である、Al₂O₃やAlNの膜
でもよい。絶縁層１８とn⁺領域１１は、この例
では直接接触しているが、離れていてもよいこと
はもちろんである。第２図に示されているのは、
基本ゲート部であり、その回路構成は第２図ｄの
ようになつている。ドライバトランジスタT₂が
倒立型SIT、負荷がバイポーラトランジスタ（以
下BJTと称す）T₁で構成されている。p⁺（15）−
n^-（12）−p⁺（14）が、ラテラルBJTのエミツタ、
ベース、コレクタになつている。n⁺領域１１，
p⁺領域１４，n⁺領域１３−１，１３−２がそれ
ぞれ倒立型SITのソース領域、ゲート領域、ドレ
イン領域である。１１′，１３−１′及び１３−
２′，１４′，１５′はそれぞれソース電極、ドレ
イン電極、ゲート電極、エミツタ電極である。１
７はSiO₂、Si、Ｎ、Al₂O₃、AlN，GaO_XN_Y等の
絶縁層である。n^-領域１２の不純物密度N_D及び
厚さ（ソース・ドレイン間距離ｌ）、ゲートとゲ
ートの間隔は次のように決められる。

N_DW²＜３×10⁷cm^-1及びｌ／Ｗ＞0.5。第１の
条件はゲート・チヤンネル間の拡散電位だけでチ
ヤンネルが十分にピンチオフし、チヤンネル中に
電位障壁が生じるための条件である。第２の条件
は、ソース・ドレイン間に拡散電位程度の電圧が
印加された状態でも、ゲート・ソース間が殆んど
同電位に保たれる条件のもとで、チヤンネル中に
電位障壁が残つて、それほどの電流が流れないよ
うにするための条件である。N_Dが大きくなれば、
ｌ／ｗは次第に大きくしなければならない。しか
し、ｌ／ｗが大きくなりすぎると、導通時の抵抗
が大きくなるから、遮断が十分実現できるぎりぎ
りのｌ／ｗの値にすることが望ましい。通常ｌ／
ｗは、２〜５程度以下になされる。当然のことな
がら、N_Dが大きくなつたり、ｌが短くなつたり
すると、ゲート・ゲート間隔Ｗは小さくなされな
ければならない。第２図ａ，ｂでは、倒立型SIT
のドレイン領域が左右に並べられた例であるが、
第２図ｃのように上下に並べることも、もちろん
できるわけである。ゲート・ソース間に絶縁層１
８が設けられたことにより、p⁺ゲート領域とn⁺
ソース領域の間を直接流れる電流は存在しなくな
る。ゲートから注入されるホールは、チヤンネル
領域だけに有効に注入されるようになる。従つ
て、ゲート電流は激減し、同時にゲート・ソース
間の拡散容量も激減し、きわめて速い動作が行え
るようになる。ラテラルBJTのエミツタ領域１
５の下にも絶縁層が設けられているから、エミツ
タ領域１５からソース領域１１に直接流れてしま
う電流は殆んど存在しなくなる。そのために１
５′から流れ込む電流が、きわめて効率よくコレ
クタ領域１４に流れるから、消費電力も減少す
る。こうした傾向をさらに強調するためには、
p⁺ゲート領域１４の外周やp⁺エミツタ領域１５
の外周のうち、ベース領域として動作するところ
以外に隣接してSiO₂等の絶縁物領域を設ければ
よい。p⁺領域１５と１４に狭まれるn^-領域ベー
ス１２は、他のn^-領域１２と同じ不純物密度で
あるように示されているが、イオン注入などによ
り、不純物密度を高くしておいてもよい。また、
ベース領域は中性領域が残るようその長さが設定
されてもよいし、またパンチングスルー状態でも
よいし、ある動作状態では、パンチスルー状態に
近くてもよいわけである。

第２図では、負荷がBJTの場合を示したが、
負荷は抵抗でもよいわけである。しかしながら前
述したようにｌ／Ｗ＞0.5程度にしないとノーマ
リオフの特性が得がたく、短チヤンネル化に不利
で、導通時の抵抗が大きくなる欠点があつた。

本発明の目的は、叙上の従来の欠点を除去した
短チヤンネル化に適した高密度高速低エネルギ動
作する静電誘導集積回路を提供することになる。

以下図面を参照しながら本発明を詳細に説明す
る。第７図は、負荷が抵抗であるSITLの１入力
２出力の場合の回路構成である。第３図及至第６
図では、同時にチヤンネル領域がp^-領域で構成
される例を示している。チヤンネル領域がp^-領
域で形成されることにより、第２図の例とくらべ
て、ｌ／ｗをはるかに小さい値にできるわけであ
る。すなわち、より短チヤンネルのドライバトラ
ンジスタになるわけである。チヤンネルp^-領域
で形成されれば、n^-領域で形成される場合にく
らべて本質的にチヤンネルの電位障壁は高くなる
わけである。したがつて、ソース・ドレイン間隔
ｌをより短くしても、遮断状態が作り易いわけで
ある。p^-領域の不純物密度にもよるわけである
が、ｌ／ｗは0.1程度に短くしても遮断状態がで
きるわけである。チヤンネルがp^-領域で設定さ
れる構造では、この領域の不純物密度N_Aが大き
くなるにつれてｌ／ｗ小さくして行くわけであ
る。チヤンネル領域の不純物密度N_Aと寸法は、
遮断状態にあるとき、ソースらドレインまでの間
に殆んどもしくは完全に中性領域が残らないよう
に設定する。ｌ／ｗが小さいわけであるから、導
通時の電圧降下が小さくかつ電流が沢山流れて、
きわめて低インピーダンスであり、かつ消費電力
が小さい。また、過剰キヤリアの蓄積効果が少な
くスピードも速いわけである。第３図では、負荷
抵抗はp⁺領域１５とp⁺領域１４の間のp^-領域の
寸法で決められる。より高速動作を目指して、抵
抗を小さくするときには、間隔を短くしてもよい
が、第４図のようにイオン注入などによりｐ領域
１６を所定の不純物密度で所定の深さまで設けれ
ばよいわけである。第５図のようにｐ領域１６の
上に薄い絶縁層を介してp⁺ポリシリコン領域１
６′を設けると抵抗はより小さくなる。

第３図乃至第５図は、p⁺領域が表面からの拡
散によ設けられる場合に対して示しわけである
が、p⁺領域はイオン注入で設けてもよいわけで
ある。その場合には、第６図のようにp⁺領域が
表面から離れた所にふくらみを持つような構造に
することもできるわけである。この構造の方が、
遮断が容易に行えて、導通時の抵抗や電圧降下が
小さくすぐれている。

これまでの実施例の各領域の不純物密度や諸寸
法について述べておく。n⁺領域１１：１×10¹⁸〜
×10²¹cm^-3程度、n^-領域１２：１×10¹²〜３×
10¹⁵cm^-3程度、p^-領域１２′：１×10¹³〜１×10¹⁶
cm^-3程度、p⁺領域１４及び１５：１×10¹⁷〜１×
10²¹cm^-3程度、n⁺領域１３：１×10¹⁸〜１×10²¹
cm^-3程度である（ｐ領域１６：１×10¹⁵〜１×
10¹⁸cm^-3程度）。n⁺領域１１及び１３、p⁺領域１
４及び１５の不純物密度は結晶性を損なわざる限
り高い程望ましい。ソース・ドレイン間隔ｌは
0.2〜3μｍ程度、ゲート・ゲート間隔Ｗは0.3〜3μ
ｍ程度である。絶縁層１８の厚さは100Å程度か
ら、2000Å程度である。第７図で、V_EE，Vin，
Voutは第２図ｄと同様電源電圧、入力電圧、出
力電圧を示す。

次に具体的な特性改善例について述べる。第８
図に従来例のI²L型SITLの平面マスク寸法と断面
図構造例を示す。第８図ａは、p⁺ボロン拡散マ
スクを示している。n⁺基板１１の抵抗率0.01Ω−
cm、n^-領域不純物密度：4.5×10¹³cm^-3、p⁺拡散
深さ：2.0〜2.1μｍ、ソース・ドレイン間隔：2μ
ｍである。マスクレベルでのゲート・ゲート間隔
をWdとする。負荷抵抗はイオン注入によるｐ領
域１６で作られている。

まず、倒立型SITの電流とゲート電圧の関係を
第９図に示す。ドレイン電圧Vdが0.5Vに保たれ
た場合の例である。ａがWd＝5μｍの場合、ｂが
Wd＝6μｍの場合である。Idはドレイン電流、Ig
はゲート電流である。Igは、Wdが5μｍでも6μｍ
でも殆んど差はないが、IdはWd＝6μｍの方が当
然大きくなつている。

第８図と殆んど同一の構造でp⁺領域１４及び
１５とn⁺領域１１の間に300Å程度のSiO₂層を介
在させたときの倒立型SITの電流のゲート電圧依
存性を第１０図に示す。ａはWd＝5μｍの場合、
ｂはWd＝6μｍの場合である。ドレイン電流Id
は、第９図の例と殆んど同じだが、ゲート電流Ig
が１桁以上小さくなつていることが分る。すなわ
ち不要なゲート電流が減少して、電流利得が大き
くなつている。ゲート電流Igが減少していること
は、ゲートソース間の拡散容量が減少することを
意味している。その様子を、第１１図に示す。
ａ，ｂはそれぞれWdが5μｍの場合と6μｍの場合
に相当する。実線が、第８図に示されるものの結
果であり、点線が本発明の倒立型SITの結果であ
る。ゲートドレイン間容量は当然のことながら殆
んど変化しないが、ゲート・ソース間容量は当然
のことながら、絶縁層１８を介在させたものでは
１桁以上小さくなつている。高速度動作が当然行
えるわけである。

第１２図のように倒立型SITを連続して接続し
た回路構成における。ドレイン電圧Vdと電流Ｉ
の関係を第１３図に示す。ａは第８図の構造のも
のの結果であり、ｂは絶縁層１８が導入されたも
のの結果である。第１３図ａでは、Vdが0.75V以
上になると急激に電流Ｉの増加が現われることが
示されている。これは、次段のゲートに流れる電
流が急激に増加することによつている。絶縁層１
８を導入した例ではVdが0.9Vになつてわずかな
電流上昇が認められる程度である。

負荷抵抗の値を変えた試料で９段のリング発振
器を構成した得た電力遅延特性を第１４図に示
す。ａは従来例、ｂは本発明の結果である。消費
電力100μW前後で2nsec程度であた。搬遅延時間
が、同程度の消費電力で0.5nsecにまで改善され
ていることが示されている。第１４図ｂ、Rc＝
510Ωの場合、リング発振器の発振波形は、まだ
十分に低レベル、高レベルが分離されている。す
なわち、周期9nsecで立上り時間2nsec程度、立下
り時間3nsec程度である。まだまだ速くできるわ
けである。負荷抵抗をこのままに保つて、倒立型
SITの寸法をもう少し小さくすればよいわけであ
る。第１４図は、Wd＝6μｍの例であるが、Wd
＝5μｍにすると動作速度は、1.5倍から２倍程度
遅くなる。第１４図の結果は、p⁺ゲート領域１
４がかなり幅広いもので得られている。拡散で作
つているので、表面のp⁺ゲート領域１４の幅は
7μｍ程度になつている。この領域をイオン注入
で構成して、細くすればそれだけ速度は速くな
る。さらにチヤンネルをp^-領域にして、ソース
ドレイン間隔を短くすればさらに速くなるわけで
ある。

ゲート・ソース間容量のゲート電圧依存性を第
１５図に示す。実線が従来例、点線が本発明の例
である。Vgが0.7Vを越すと急激にCgsが増大し
ている。Cgsの接合容量は2PF程度であるが、Vg
＝0.8VになるとCgsは25PFにもなつている。絶
縁層１８を入た本発明のものでは、Vg＝0.8Vで
もCgsはきわめて小さい。

本発明の例が、ここで述べたものに限らないこ
とは言うまでもない。ここでは、ソース領域１１
はすべて基板として説明してきたが、ｐ基板に設
けたn⁺埋込み領域でよいことはもちろんである。
p⁺ゲート領域やエミツタ領域のチヤンネル領域
やベース領域隣接しない不要な外周はSiO₂など
の絶縁物で囲うことは、電流利得を上昇させ、
Cgsを低下させて高速化に有効である。

そうした例をさらに強調した構造例を第１６図
に示す。第１６図ａは平面図、第１６図ｂは
BB′線に沿う断面構造である。チヤンネルの周囲
がこれまでのようにp⁺ゲート領域で囲まれるの
ではなく、SiO₂等の絶縁層１７′により、チヤン
ネルの一部が囲まれた構造になつている。したが
つて、ゲート電流やゲート容量は一層小さくなり
高速化に適しているわけである。p⁺ゲートと絶
縁物領域１７′の距離は、両側がゲート領域にな
つているものにくらべれば、当然狭く設計される
わけである。チヤンネルに隣接する絶縁物領域を
全部絶縁物にするのではなく、p⁺チヤンネル領
域に隣接する部分をうすい絶縁膜にしてその上に
p⁺ポリシリコンを設ける構造にすれば、両側p⁺
ゲート領域になされたものと殆んど同じ構造でよ
いわけである。p⁺ポリシリコンをソース領域と
電極で直結して同電位に保てば、こうした傾向は
一層顕著になる。

負荷抵抗を半導体内部に設けた抵抗で説明した
が、表面絶縁層上に設けたポリシリコン抵抗でも
よいことはもちろんである。高速化を一層推進す
るには、ゲート領域をできるだけ小さくするこ
と、不要なゲート電流を流さないこと（こうする
ことによりゲートの拡散容量が小さくなる）ソー
ス・ドレイン内距離を短くして、小さなチヤンネ
ル面積で大きな電流が流せるようにすること、ゲ
ート・ドレイン間が、あまり深く順方向にバイア
スされないように適切な負荷抵抗値にすること、
ゲートドレイン間の順方向電圧は、少なくとも
0.6V程度以下することが必要である。ここでは、
１入力１出力の場合を示したが、本発明の倒立型
SITLの電流利得は容易に数100以上になるから、
出力端子を増加させることはきわめて容易であ
る。10以上のフアンアウトを取ることもまた容易
である。

ここでは、絶縁層１８を、n⁺基板にあらかじ
め薄いSiO₂膜を設け、所定のパターニングをし
て窓あけしたのち、n^-エビ成長を行つて試料を
製作したが、絶縁層１８はSi₃N₄膜でももちろん
よい。また、絶縁層１８は、酸素や窒素を所定の
場所にイオン注入で打込んで形成してもよいわけ
である。

【図面の簡単な説明】

第１図ａ，ｂは従来のI²L型SITLの断面構造
例、第２図ＩはI²L型SITLでａは平面図、ｂは
AA′線に沿う断面図、ｃは他の構造の平面図、ｄ
基本ゲートの回路構成、第３図乃至第６図は本発
明のSITL断面構造例、第７図は基本ゲート部の
回路構成、第８図は従来のI²L型SITLでａは平面
図、ｂは断面図、第９図は電流のゲート電圧依存
性でａはWd＝5μｍの場合、ｂはWd＝6μｍの場
合、第１０図は本発明の倒立型SITの電流のゲー
ト電圧依存性でａはWd＝5μｍの場合、ｂはWd
＝6μｍの場合、第１１図はゲート・ソース間容
量Cgs及びゲート・ドレイン間容量Cgdのドレイ
ン電流依存性でａはWd＝5μｍの場合、ｂはWd
＝6μｍの場合、第１２図は回路構成、第１３図
は電流電圧特性（Wd＝6μｍ）でａは従来例、ｂ
は本発明の例、第１４図電力遅延特性（９段リン
グ発振器）でａは従来例（Wd＝6μｍ）、ｂは本
発明の例（Wd＝6μｍ）、第１５図はCgsのVg依
存性（Wd＝6μｍ）で、実線は従来例、点線は本
発明のもの、第１６図は本発明のSITLの構造例
でａは平面図、ｂはBB′線に沿う断面構造例であ
る。

Claims

【特許請求の範囲】

１第１導電型高不純物密度の第１の半導体領域
と、前記第１の半導体領域の上部の一部に形成さ
れた少なく共１つ以上の直径もしくは一辺の長さ
がＷの開口部を有する第１の絶縁物領域と、前記
第１の半導体領域の上部の一部で、前記第１の絶
縁物領域とは離反して形成された第２の絶縁物領
域と、前記第１の半導体領域の上部に前記第１の
半導体領域と隣接して形成された第２導電型の不
純物密度１×10¹³cm^-3から１×10¹⁶cm^-3で厚みが
ｌの第２の半導体領域と、前記第１の絶縁物領域
の上部に形成された第２導電型高不純物密度の第
３の半導体領域と、前記第２の絶縁物領域の上部
に形成された第２導電型高不純物密度の第４の半
導体領域と、前記第１の絶縁物領域の開口部の上
部に位置し、前記第２の半導体領域の表面に形成
された第１導電型高不純物密度の第５の半導体領
域とで構成し、前記ｌと前記Ｗとの比すなわち
ｌ／Ｗが0.1程度であり前記第３の半導体領域に
入力信号を印加し、前記第５の半導体領域より出
力信号を取り出し、前記第４の半導体領域に電源
電圧を印加する部分を少なく共含む半導体集積回
路。