JPH0219630B2 - - Google Patents
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- JPH0219630B2 JPH0219630B2 JP53120122A JP12012278A JPH0219630B2 JP H0219630 B2 JPH0219630 B2 JP H0219630B2 JP 53120122 A JP53120122 A JP 53120122A JP 12012278 A JP12012278 A JP 12012278A JP H0219630 B2 JPH0219630 B2 JP H0219630B2
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- JP
- Japan
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- semiconductor region
- region
- drain
- type
- conductivity type
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/087—I2L integrated injection logic
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は静電誘導集積回路装置に関し、特に改
良されたIIL型静電誘導集積回路装置の新規な構
造に関する。
良されたIIL型静電誘導集積回路装置の新規な構
造に関する。
バイポーラ論理回路として開発されたIIL（注入
型集積論理回路）と同様の回路動作を行なうIIL
型静電誘導論理回路は本発明者などによつて提
案、開発され、バイポーラ型IILを凌ぐ性能を示
している。これらの構造においてインバータトラ
ンジスタは倒立型構造を採用したためエミツタか
らコレクタへないしはソースからドレインへの電
流の注入効率、輸送効率を高くしにくい等の欠点
を有していた。即ち、倒立型静電誘導トランジス
タ（SIT）を用いると、電圧増幅率、変換コンダ
クタンスを大きくしにくく、動作速度が制限され
る欠点があつた。
型集積論理回路）と同様の回路動作を行なうIIL
型静電誘導論理回路は本発明者などによつて提
案、開発され、バイポーラ型IILを凌ぐ性能を示
している。これらの構造においてインバータトラ
ンジスタは倒立型構造を採用したためエミツタか
らコレクタへないしはソースからドレインへの電
流の注入効率、輸送効率を高くしにくい等の欠点
を有していた。即ち、倒立型静電誘導トランジス
タ（SIT）を用いると、電圧増幅率、変換コンダ
クタンスを大きくしにくく、動作速度が制限され
る欠点があつた。
正立型SIT、即ちソースがドレインの上にあ
り、ドレインの面積がソースより大きい構造の
SITはマルチドレイン構造としにくく、かつ配線
のため各ドレイン出力をチツプ上面に配置しよう
とすると従来の構造を用いる限り殆んど現実性の
ない構造となつてしまうために、正立型SITを用
いたIIL型静電誘導集積回路は、従来、実現不可
能であつた。この問題に対し、本発明者は、すで
に特開昭53−97359号に示したように正立型構造
でSITを構成し、このドレインをサブドレインと
して横方向に引出し、同導電型の高抵抗領域を介
して再び上部ドレインに取り出す構造を採用すれ
ばよいことを見出したが、構造が複雑であり、ド
レイン取り出し領域の面積が大きくなり集積度を
高くするのが困難である欠点を有していた。また
サブドレイン領域と基板との間の容量が大きく、
高速動作が困難である欠点を有していた。
り、ドレインの面積がソースより大きい構造の
SITはマルチドレイン構造としにくく、かつ配線
のため各ドレイン出力をチツプ上面に配置しよう
とすると従来の構造を用いる限り殆んど現実性の
ない構造となつてしまうために、正立型SITを用
いたIIL型静電誘導集積回路は、従来、実現不可
能であつた。この問題に対し、本発明者は、すで
に特開昭53−97359号に示したように正立型構造
でSITを構成し、このドレインをサブドレインと
して横方向に引出し、同導電型の高抵抗領域を介
して再び上部ドレインに取り出す構造を採用すれ
ばよいことを見出したが、構造が複雑であり、ド
レイン取り出し領域の面積が大きくなり集積度を
高くするのが困難である欠点を有していた。また
サブドレイン領域と基板との間の容量が大きく、
高速動作が困難である欠点を有していた。
本発明の目的は出力ドレイン数を多くすること
が可能で、かつより高集積度、より高速度の動作
を可能にするIIL型静電誘導集積回路装置の新規
な構造を提供することにある。本発明の他の目的
はサブドレインと基板の間の容量を減少させるこ
とが容易なIIL型静電誘導集積回路装置の新規な
構造を提供することにある。
が可能で、かつより高集積度、より高速度の動作
を可能にするIIL型静電誘導集積回路装置の新規
な構造を提供することにある。本発明の他の目的
はサブドレインと基板の間の容量を減少させるこ
とが容易なIIL型静電誘導集積回路装置の新規な
構造を提供することにある。
第１図ａ，ｂ，ｃは正立型SITを用いたIIL型
静電誘導集積回路の平面図、断面図および等価回
路を示す。
静電誘導集積回路の平面図、断面図および等価回
路を示す。
第１図ａ，ｂにおいて、p+型基板１の上面に
n+型サブドレイン埋込領域２を形成し、その上
にn-型エピタキシヤル層３を形成してある。p+
型基板１とn+型サブドレイン埋込領域２との間
にはp-領域１１が形成されている。このn-型エ
ピタキシヤル層３の上面からp+型エミツタ領域
５、p+型コレクタ領域兼ゲート領域４をイオン
打込み、拡散等によつて形成し、さらにn+型ベ
ース接触領域７、n+型ソース領域６をイオン打
込み、拡散等によつて形成する。p+型エミツタ
領域５の下部にはn+領域１２をイオン打込み、
拡散等によつて形成する。エピタキシヤル層中に
形成した各領域上にインジエクタ（エミツタ）電
極５′、接地（ベース・ソース）電極６′、ドレイ
ン電極８′，９′を形成する。又基板１全面に電極
１′を形成する。なお図中１０は絶縁保護膜を示
す。入力信号を印加するゲート電極は図示してい
ないがゲート領域４上の適当な位置に形成する。
n+型サブドレイン埋込領域２を形成し、その上
にn-型エピタキシヤル層３を形成してある。p+
型基板１とn+型サブドレイン埋込領域２との間
にはp-領域１１が形成されている。このn-型エ
ピタキシヤル層３の上面からp+型エミツタ領域
５、p+型コレクタ領域兼ゲート領域４をイオン
打込み、拡散等によつて形成し、さらにn+型ベ
ース接触領域７、n+型ソース領域６をイオン打
込み、拡散等によつて形成する。p+型エミツタ
領域５の下部にはn+領域１２をイオン打込み、
拡散等によつて形成する。エピタキシヤル層中に
形成した各領域上にインジエクタ（エミツタ）電
極５′、接地（ベース・ソース）電極６′、ドレイ
ン電極８′，９′を形成する。又基板１全面に電極
１′を形成する。なお図中１０は絶縁保護膜を示
す。入力信号を印加するゲート電極は図示してい
ないがゲート領域４上の適当な位置に形成する。
なお図中二つのドレインを示したが、ドレイン
の数は必要に応じて増減してよい。ドレイン電極
８′，９′が直接n-型エピタキシヤル層３に接触
して、シヨツトキー接合を形成している。
の数は必要に応じて増減してよい。ドレイン電極
８′，９′が直接n-型エピタキシヤル層３に接触
して、シヨツトキー接合を形成している。
またp+型ゲート領域４を二つの部分に分け一
方を浮遊電位としたり、接地したりして、本発明
者等の提案した分割ゲート構造とすることもでき
る。たとえばゲート領域を二分して一方を接地す
ると、電位の変動するのは半分のみになり、実効
容量が半分になつて、より高速動作を可能にす
る。
方を浮遊電位としたり、接地したりして、本発明
者等の提案した分割ゲート構造とすることもでき
る。たとえばゲート領域を二分して一方を接地す
ると、電位の変動するのは半分のみになり、実効
容量が半分になつて、より高速動作を可能にす
る。
第１図ａ，ｂの構造の等価回路が第１図ｃに示
されている。インジエクタトランジスタTr１は
p+型エミツタ領域５、n+型ベース接触領域７、
n-型ベース領域３、p+型コレクタ領域４で構成
され、インバータトランジスタTr２はn+型ソー
ス領域６、p+型ゲート領域４、n-型チヤンネル
領域３、n+型サブドレイン領域２、n-型領域３、
シヨツトキードレイン電極８′，９′で構成されて
いる。インジエクタ電源VEE（＋）はSiを用いた
場合には、通常、1V程度もしくはそれ以下に設
定される。GaAsではもう少し高くてもよい。従
つて、ドレインのシヨツトキダイオード部の順方
向降下電圧があまり大きいと、論理レベル間すな
わち高レベルと低レベル間の差が小さくなつて、
雑音余裕度がなくなつてしまう。Siの場合、シヨ
ツトキ金属にPtを用いると順方向降下電圧Vは
0.6V程度になつて、雑音余裕度が少なくなつて
しまうが、Tiを用いるとVは0.27V程度である
から、十分な雑音余裕度を持たせることができ
る。従つて、Tiやその他のVの小さいシヨツト
キ金属をドレインに用いることが望ましい。V
が0.3V程度であればインバータトランジスタTr
２の導通時の電圧は、0.4V程度となり、遮断時
の電位を0.6V程度（VEE＝0.7V）以上にすれば、
十分な雑音余裕度が取れる。GaAsを用いる場合
は雑音余裕度はさらに大きくなり、電極材料の選
択も拡がる。雑音余裕度を大きくするには、ドレ
イン電極とサブドレインの間に不要な電圧降下が
存在しないことが望ましい。シヨツトキ電極の面
積を大きくすればよいし、また、シヨツトキ電極
を付けるべき領域を切り込んでから、シヨツトキ
電極を設けてもよい。入力信号はインバータトラ
ンジスタのゲートに印加される。即ち入力信号が
低レベルの時はインジエクタ電流が入力端子、即
ち前段のドレインへ流れ、インバータトランジス
タはオフとなる。入力信号が高レベルの時は、イ
ンジエクタの電流がインバータのゲートに注入さ
れ、ゲート電位を上昇させてインバータをオンと
する。これらの動作は従来のIILと同等である。
されている。インジエクタトランジスタTr１は
p+型エミツタ領域５、n+型ベース接触領域７、
n-型ベース領域３、p+型コレクタ領域４で構成
され、インバータトランジスタTr２はn+型ソー
ス領域６、p+型ゲート領域４、n-型チヤンネル
領域３、n+型サブドレイン領域２、n-型領域３、
シヨツトキードレイン電極８′，９′で構成されて
いる。インジエクタ電源VEE（＋）はSiを用いた
場合には、通常、1V程度もしくはそれ以下に設
定される。GaAsではもう少し高くてもよい。従
つて、ドレインのシヨツトキダイオード部の順方
向降下電圧があまり大きいと、論理レベル間すな
わち高レベルと低レベル間の差が小さくなつて、
雑音余裕度がなくなつてしまう。Siの場合、シヨ
ツトキ金属にPtを用いると順方向降下電圧Vは
0.6V程度になつて、雑音余裕度が少なくなつて
しまうが、Tiを用いるとVは0.27V程度である
から、十分な雑音余裕度を持たせることができ
る。従つて、Tiやその他のVの小さいシヨツト
キ金属をドレインに用いることが望ましい。V
が0.3V程度であればインバータトランジスタTr
２の導通時の電圧は、0.4V程度となり、遮断時
の電位を0.6V程度（VEE＝0.7V）以上にすれば、
十分な雑音余裕度が取れる。GaAsを用いる場合
は雑音余裕度はさらに大きくなり、電極材料の選
択も拡がる。雑音余裕度を大きくするには、ドレ
イン電極とサブドレインの間に不要な電圧降下が
存在しないことが望ましい。シヨツトキ電極の面
積を大きくすればよいし、また、シヨツトキ電極
を付けるべき領域を切り込んでから、シヨツトキ
電極を設けてもよい。入力信号はインバータトラ
ンジスタのゲートに印加される。即ち入力信号が
低レベルの時はインジエクタ電流が入力端子、即
ち前段のドレインへ流れ、インバータトランジス
タはオフとなる。入力信号が高レベルの時は、イ
ンジエクタの電流がインバータのゲートに注入さ
れ、ゲート電位を上昇させてインバータをオンと
する。これらの動作は従来のIILと同等である。
インバータトランジスタは正立型であるので固
有ゲート点を十分ソースに近く形成でき、ソース
から固有ゲートまでの直列抵抗を十分低くかつ固
有のゲートからドレインまでの距離を所望の値に
設定でき、かつドレインに向つて先拡がりの形状
にできる。これらの結果、インバータトランジス
タの変換コンダクタンスgnが大きく、ゲート、
ソース間容量及びゲート、ドレイン間容量を小さ
くでき、周波数特性がきわめて良好となつて、動
作速度が向上する。特に従来の倒立型インバータ
を用いた場合に比べて、出力のドレインの数を多
くした時に、ゲート容量の改善が顕著である。即
ち、従来の倒立型SITを用いたものでは、各出力
ドレイン端子すべての周囲にゲートp+領域が設
けられて、ドレインの数が多くなるにつれて、ゲ
ート容量が増大したが、正立型SITを用いたもの
では、ドレインの数が増しても、ゲート容量の増
大はそれ程顕著ではない。図に示されているよう
に、一つのインバータトランジスタの下に埋込み
構造で設けられたn+領域２から成るサブドレイ
ンの上に、シヨツトキードレイン電極を形成すれ
ばよいからである。また、第１図ａ，ｂに見るよ
うに、この例では、出力ドレイン電極が上下方向
に長く設けられているが、もし、この配置でイン
バータトランジスタから、シヨツトキードレイン
電極８′，９′と配置したとき、領域９′の方が電
流が減少する不都合が生ずるなら、シヨツトキー
ドレイン電極は、上下方向でなく、第１図ａの平
面図で左右に長く形成して、それを複数個上下方
向に配置すればよい。また、第１図の例では、イ
ンバータトランジスタのソースやチヤンネルを完
全に囲うようにゲート領域４を示したが、必ずし
もこうする必要はない。ゲート領域４を２つの領
域に分割して、ラテラルバイポーラトランジスタ
のコレクタとして働く側を駆動ゲートに使い、反
対側を浮遊領域にしたりあるいはソースと直結し
たりする分割ゲート構造にすることも有効であ
る。
有ゲート点を十分ソースに近く形成でき、ソース
から固有ゲートまでの直列抵抗を十分低くかつ固
有のゲートからドレインまでの距離を所望の値に
設定でき、かつドレインに向つて先拡がりの形状
にできる。これらの結果、インバータトランジス
タの変換コンダクタンスgnが大きく、ゲート、
ソース間容量及びゲート、ドレイン間容量を小さ
くでき、周波数特性がきわめて良好となつて、動
作速度が向上する。特に従来の倒立型インバータ
を用いた場合に比べて、出力のドレインの数を多
くした時に、ゲート容量の改善が顕著である。即
ち、従来の倒立型SITを用いたものでは、各出力
ドレイン端子すべての周囲にゲートp+領域が設
けられて、ドレインの数が多くなるにつれて、ゲ
ート容量が増大したが、正立型SITを用いたもの
では、ドレインの数が増しても、ゲート容量の増
大はそれ程顕著ではない。図に示されているよう
に、一つのインバータトランジスタの下に埋込み
構造で設けられたn+領域２から成るサブドレイ
ンの上に、シヨツトキードレイン電極を形成すれ
ばよいからである。また、第１図ａ，ｂに見るよ
うに、この例では、出力ドレイン電極が上下方向
に長く設けられているが、もし、この配置でイン
バータトランジスタから、シヨツトキードレイン
電極８′，９′と配置したとき、領域９′の方が電
流が減少する不都合が生ずるなら、シヨツトキー
ドレイン電極は、上下方向でなく、第１図ａの平
面図で左右に長く形成して、それを複数個上下方
向に配置すればよい。また、第１図の例では、イ
ンバータトランジスタのソースやチヤンネルを完
全に囲うようにゲート領域４を示したが、必ずし
もこうする必要はない。ゲート領域４を２つの領
域に分割して、ラテラルバイポーラトランジスタ
のコレクタとして働く側を駆動ゲートに使い、反
対側を浮遊領域にしたりあるいはソースと直結し
たりする分割ゲート構造にすることも有効であ
る。
以下図面を参照して本発明の実施例を説明す
る。
る。
第１図の構造では、特に出力ドレインの数が多
くなると、サブドレインと基板の間の容量が増加
して、動作速度低下の効果を減少させるために、
基板p+領域と埋込みサブドレインn+領域の間に
高抵抗領域（n-、p-、ｉのいずれでも可）１１
を設け、動作の間中この高抵抗領域１１が空乏層
となるようにしてある。また、高速動作をさせる
ためにn-エピタキシヤル層３の厚みを薄くする
と第１図ｂにおいて、インジエクタp+領域５と
基板１の間にパンチスルー状の電流が流れて、不
要な電力消費を起して不都合なので、第２図に示
すようにp+領域５と基板１の間に反対導電型低
抵抗領域１２を設けて、パンチスルー状電流の流
れるのを抑える。領域１１，１２の導入により、
低消費電力で高速動作が可能になる。
くなると、サブドレインと基板の間の容量が増加
して、動作速度低下の効果を減少させるために、
基板p+領域と埋込みサブドレインn+領域の間に
高抵抗領域（n-、p-、ｉのいずれでも可）１１
を設け、動作の間中この高抵抗領域１１が空乏層
となるようにしてある。また、高速動作をさせる
ためにn-エピタキシヤル層３の厚みを薄くする
と第１図ｂにおいて、インジエクタp+領域５と
基板１の間にパンチスルー状の電流が流れて、不
要な電力消費を起して不都合なので、第２図に示
すようにp+領域５と基板１の間に反対導電型低
抵抗領域１２を設けて、パンチスルー状電流の流
れるのを抑える。領域１１，１２の導入により、
低消費電力で高速動作が可能になる。
第１図ｂ，ｃに電源の与え方を示した。すなわ
ち、インジエクタ５に正電流VEEを与え、基板及
びインバータトランジスタのソースを接地してい
るが、必ずしもこうする必要はない。ソースを負
電圧にして、インジエクタを接地するなどの変化
も行なえる。
ち、インジエクタ５に正電流VEEを与え、基板及
びインバータトランジスタのソースを接地してい
るが、必ずしもこうする必要はない。ソースを負
電圧にして、インジエクタを接地するなどの変化
も行なえる。
第１図は、インジエクタトランジスタが、ラテ
ラルバイポーラトランジスタの場合を示している
が、第２図には、インジエクタトランジスタに絶
縁ゲート電界効果トランジスタを使つた例を示し
ている。ゲート電極１３の下の絶縁層が薄くなさ
れている。ゲート電極１３の接触電位だけで表面
に十分な反転層が生じている場合には、ゲート電
極１３は、インジエクタ電極５′と直結すればよ
い。接触電位だけでは十分な反転層が生じていな
い場合には、ゲート電極１３はドレイン電極４′
と直結すればよい。第３図で、p+領域５，４は
それぞれインジエクタ絶縁ゲート電界効果トラン
ジスタのソース、ドレインになつている。
ラルバイポーラトランジスタの場合を示している
が、第２図には、インジエクタトランジスタに絶
縁ゲート電界効果トランジスタを使つた例を示し
ている。ゲート電極１３の下の絶縁層が薄くなさ
れている。ゲート電極１３の接触電位だけで表面
に十分な反転層が生じている場合には、ゲート電
極１３は、インジエクタ電極５′と直結すればよ
い。接触電位だけでは十分な反転層が生じていな
い場合には、ゲート電極１３はドレイン電極４′
と直結すればよい。第３図で、p+領域５，４は
それぞれインジエクタ絶縁ゲート電界効果トラン
ジスタのソース、ドレインになつている。
本発明のインバータトランジスタにソースが表
面にあつて、サブドレインが埋込み領域で形成さ
れる正立型SITを用いた集積回路は、第１図乃至
第２図に示したものに限らないことはもちろんで
ある。インバータが１個の正立型SITで構成され
サブドレインの上の表面に所望の数のドレインを
設ける構造のものであればよい。ドレインの数は
２個に限るわけではなく、３個以上でもよい。ま
た、導電型をまつたく反対にした構造でも電源電
圧の符号を反対にすればよい。また、図面では、
１入力多出力のインバータ部のみを示したが、こ
のインバータがあれば、所望の論理ゲートはすべ
てワイヤドロジツクとして構成することができ
る。
面にあつて、サブドレインが埋込み領域で形成さ
れる正立型SITを用いた集積回路は、第１図乃至
第２図に示したものに限らないことはもちろんで
ある。インバータが１個の正立型SITで構成され
サブドレインの上の表面に所望の数のドレインを
設ける構造のものであればよい。ドレインの数は
２個に限るわけではなく、３個以上でもよい。ま
た、導電型をまつたく反対にした構造でも電源電
圧の符号を反対にすればよい。また、図面では、
１入力多出力のインバータ部のみを示したが、こ
のインバータがあれば、所望の論理ゲートはすべ
てワイヤドロジツクとして構成することができ
る。
本発明の正立型SITを用いた集積回路は、従来
公知の結晶成長技術、拡散技術、イオン注入技
術、微細加工技術を用いることにより容易に製造
できる。
公知の結晶成長技術、拡散技術、イオン注入技
術、微細加工技術を用いることにより容易に製造
できる。
本発明の正立型SITをインバータトランジスタ
に用いた集積回路の構造は、正立型SITの高速性
をそのまま生かすことができて、マルチドレイン
構造が容易で、集積度も高く、かつインジエクタ
トランジスタと基板間に不必要なパンチスルー電
流が流れることもなく、したがつてより導通時の
抵抗が小さくでき駆動能力が大きい。この結果、
本発明の構造によれば、fan out数を多く取れ、
消費電力も少ない。本発明の構造によれば、サブ
ドレインと基板の間の容量が小さく、かつn-エ
ピタキシヤル層の厚みを薄くできるのできわめて
高速動作が行なえる。
に用いた集積回路の構造は、正立型SITの高速性
をそのまま生かすことができて、マルチドレイン
構造が容易で、集積度も高く、かつインジエクタ
トランジスタと基板間に不必要なパンチスルー電
流が流れることもなく、したがつてより導通時の
抵抗が小さくでき駆動能力が大きい。この結果、
本発明の構造によれば、fan out数を多く取れ、
消費電力も少ない。本発明の構造によれば、サブ
ドレインと基板の間の容量が小さく、かつn-エ
ピタキシヤル層の厚みを薄くできるのできわめて
高速動作が行なえる。
第１図ａ，ｂ，ｃは正立型SITを用いたIIL型
静電誘導トランジスタの上面図、断面図、および
等価回路図、第２図は本発明の実施例の断面図で
ある。 １……基板、２……埋込サブドレイン、３……
高抵抗エピタキシヤル層、４……ゲート領域、５
……インジエクタ領域、８′，９′……シヨツトキ
ードレイン電極、１１……高抵抗領域、１２……
低抵抗領域。
静電誘導トランジスタの上面図、断面図、および
等価回路図、第２図は本発明の実施例の断面図で
ある。 １……基板、２……埋込サブドレイン、３……
高抵抗エピタキシヤル層、４……ゲート領域、５
……インジエクタ領域、８′，９′……シヨツトキ
ードレイン電極、１１……高抵抗領域、１２……
低抵抗領域。
Claims (1)
- １ 第１導電型低抵抗の第１の半導体領域１と、
前記第１の半導体領域の上部の少なく共一部に形
成された高抵抗の第２の半導体領域１１と、前記
第２の半導体領域の上部に形成された第２導電型
低抵抗の第３の半導領域２と、前記第１、および
第３の半導体領域の上部に形成された第２導電型
高抵抗の第４の半導体領域３と、前記第４の半導
体領域の表面部でかつ、前記第３の半導体領域の
上部に位置する第２導電型低抵抗の第５の半導体
領域６と、前記第５の半導体領域の周囲を取り囲
むように、前記第４の半導体領域の表面部に形成
された第１導電型低抵抗の第６の半導体領域４
と、前記第６の半導体領域の外で前記第４の半導
体領域の表面部に形成された第１導電型低抵抗の
第７の半導体領域５と、前記第７の半導体領域の
下部でかつ前記第４の半導体領域内に形成された
第２導電型低抵抗の第８の半導体領域１２と、前
記第４の半導体領域の表面部で前記第６の半導体
領域の外で、かつ前記第３の半導体領域の上部に
配置された、少なく共２つ以上の電流取出用シヨ
ツトキー電極８′，９′とを含み、前記第７の半導
体領域と前記第５の半導体領域との間に電源電圧
を印加し、前記第６の半導体領域に入力信号を印
加し、前記電流取出用シヨツトキー電極より出力
信号を取り出すことを特徴とする静電誘導集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12012278A JPS5546548A (en) | 1978-09-28 | 1978-09-28 | Electrostatic induction integrated circuit |
| US06/076,439 US4317127A (en) | 1978-09-28 | 1979-09-17 | Static induction transistor and integrated circuit utilizing same |
| DE19792939193 DE2939193A1 (de) | 1978-09-28 | 1979-09-27 | Statischer induktionstransistor und eine diesen transistor verwendende schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12012278A JPS5546548A (en) | 1978-09-28 | 1978-09-28 | Electrostatic induction integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5546548A JPS5546548A (en) | 1980-04-01 |
| JPH0219630B2 true JPH0219630B2 (ja) | 1990-05-02 |
Family
ID=14778501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12012278A Granted JPS5546548A (en) | 1978-09-28 | 1978-09-28 | Electrostatic induction integrated circuit |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS5546548A (ja) |
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Also Published As
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