JPH0147016B2 - - Google Patents
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- JPH0147016B2 JPH0147016B2 JP59050004A JP5000484A JPH0147016B2 JP H0147016 B2 JPH0147016 B2 JP H0147016B2 JP 59050004 A JP59050004 A JP 59050004A JP 5000484 A JP5000484 A JP 5000484A JP H0147016 B2 JPH0147016 B2 JP H0147016B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に相
補型MOS（CMOS）半導体装置にLDD（Lightly
Doped Drain）構造を適用する方法に係る。
補型MOS（CMOS）半導体装置にLDD（Lightly
Doped Drain）構造を適用する方法に係る。
近年、MOS半導体装置の実効チヤネル長がサ
ブミクロンオーダーまで微細化されるにつれ、ド
レイン領域近傍でのチヤネル領域における強電界
によつて引き起こされるホツトキヤリアの発生に
伴うしきい値電圧の変動等の諸特性の劣化が問題
となつている。
ブミクロンオーダーまで微細化されるにつれ、ド
レイン領域近傍でのチヤネル領域における強電界
によつて引き起こされるホツトキヤリアの発生に
伴うしきい値電圧の変動等の諸特性の劣化が問題
となつている。
こうした問題を解消するためにLDD（Lightly
Doped Drain）構造が提案されている。この
LDD構造はMOS半導体装置のドレイン領域（及
びソース領域）をチヤネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度
不純物領域とから構成し、前記低濃度不純物領域
でチヤネル領域における強電界を緩和しようとす
るものである。
Doped Drain）構造が提案されている。この
LDD構造はMOS半導体装置のドレイン領域（及
びソース領域）をチヤネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度
不純物領域とから構成し、前記低濃度不純物領域
でチヤネル領域における強電界を緩和しようとす
るものである。
上記LDD構造をCMOS半導体装置のNMOS，
PMOSともに適用する場合、第１図ａ〜ｇに示
すような方法で行なわれている。
PMOSともに適用する場合、第１図ａ〜ｇに示
すような方法で行なわれている。
まず、例えばＰ型シリコン基板１の一部に選択
的にはＮ型ウエル領域２を形成した後、フイール
ド酸化膜３を形成する。次に、ウエル領域２以外
の基板１及びウエル領域２上にそれぞれゲート酸
化膜４，４を介してゲート電極５1，５2を形成す
る（第１図ａ図示）。つづいて、ウエル領域２上
にホトレジストパターン６を形成した後、このホ
トレジストパターン６及びゲート電極５1をマス
クとしてウエル領域２以外の基板１に例えばヒ素
を低ドーズ量でイオン注入し、ヒ素イオン注入層
７を形成する（同図ｂ図示）。つづいて、前記ホ
トレジストパターン６を除去し、ウエル領域２以
外の基板１上にホトレジストパターン８を形成し
た後、のホトレジストパターン８及びゲート電極
５2をマスクとしてウエル領域２にボロンを低ド
ーズ量でイオン注入し、ボロンイオン注入層９を
形成する（同図ｃ図示）。
的にはＮ型ウエル領域２を形成した後、フイール
ド酸化膜３を形成する。次に、ウエル領域２以外
の基板１及びウエル領域２上にそれぞれゲート酸
化膜４，４を介してゲート電極５1，５2を形成す
る（第１図ａ図示）。つづいて、ウエル領域２上
にホトレジストパターン６を形成した後、このホ
トレジストパターン６及びゲート電極５1をマス
クとしてウエル領域２以外の基板１に例えばヒ素
を低ドーズ量でイオン注入し、ヒ素イオン注入層
７を形成する（同図ｂ図示）。つづいて、前記ホ
トレジストパターン６を除去し、ウエル領域２以
外の基板１上にホトレジストパターン８を形成し
た後、のホトレジストパターン８及びゲート電極
５2をマスクとしてウエル領域２にボロンを低ド
ーズ量でイオン注入し、ボロンイオン注入層９を
形成する（同図ｃ図示）。
次いで、前記ホトレジストパターン８を除去し
た後、全面に例えばCVD酸化膜を堆積し、更に
異方性エツチングによりエツチングしてゲート電
極５1，５2の側壁にCVD酸化膜１０，…を残存
させる（同図ｄ図示）。つづいて、ウエル領域２
上にホトレジストパターン１１を形成し、このホ
トレジストパターン１１、ゲート電極５1及びゲ
ート電極５1側壁に残存しているCVD酸化膜１
０，１０をマスクとしてウエル領域２以外の基板
１に例えばヒ素を高ドーズ量でイオン注入し、ヒ
素イオン注入層１２を形成する（同図ｅ図示）。
つづて、前記ホトレジストパターン１１を除去し
た後、ウエル領域２以外の基板１上にホトレジス
トパターン１３を形成し、このホトレジストパタ
ーン１３、ゲート電極５2及びゲート電極５2側壁
に残存しているCVD酸化膜１０，１０をマスク
としてウエル領域２にボロンを高ドーズ量でイオ
ン注入し、ボロンイオン注入層１４を形成する
（同図ｆ図示）。
た後、全面に例えばCVD酸化膜を堆積し、更に
異方性エツチングによりエツチングしてゲート電
極５1，５2の側壁にCVD酸化膜１０，…を残存
させる（同図ｄ図示）。つづいて、ウエル領域２
上にホトレジストパターン１１を形成し、このホ
トレジストパターン１１、ゲート電極５1及びゲ
ート電極５1側壁に残存しているCVD酸化膜１
０，１０をマスクとしてウエル領域２以外の基板
１に例えばヒ素を高ドーズ量でイオン注入し、ヒ
素イオン注入層１２を形成する（同図ｅ図示）。
つづて、前記ホトレジストパターン１１を除去し
た後、ウエル領域２以外の基板１上にホトレジス
トパターン１３を形成し、このホトレジストパタ
ーン１３、ゲート電極５2及びゲート電極５2側壁
に残存しているCVD酸化膜１０，１０をマスク
としてウエル領域２にボロンを高ドーズ量でイオ
ン注入し、ボロンイオン注入層１４を形成する
（同図ｆ図示）。
次いで、前記ホトレジストパターン１３を除去
した後、熱処理して前記ヒ素イオン注入層７，１
２及びボロンイオン注入層９，１４の不純物を活
性化させ、ウエル領域２以外の基板１にゲー電極
５1近傍のN-型不銃物領域１５ａ，１６ａとこれ
らの領域に隣接するN+型不純物領域１５ｂ，１
６ｂからなるソースドレイン領域１５，１６をウ
エル領域２にゲー電極５2近傍のP-型不純物領域
１７ａ，１８ａとこれらの領域に隣接するp+型
不純物領域１７ｂ，１８ｂとからなるソース、ド
レイン領域１７，１８を形成する（同図ｇ図示）。
した後、熱処理して前記ヒ素イオン注入層７，１
２及びボロンイオン注入層９，１４の不純物を活
性化させ、ウエル領域２以外の基板１にゲー電極
５1近傍のN-型不銃物領域１５ａ，１６ａとこれ
らの領域に隣接するN+型不純物領域１５ｂ，１
６ｂからなるソースドレイン領域１５，１６をウ
エル領域２にゲー電極５2近傍のP-型不純物領域
１７ａ，１８ａとこれらの領域に隣接するp+型
不純物領域１７ｂ，１８ｂとからなるソース、ド
レイン領域１７，１８を形成する（同図ｇ図示）。
以下、通常の工程に従い、層間絶縁膜の堆積、
コンタクトホール開孔、配線形成を行ない、
LDD構成のCMOSを製造する。
コンタクトホール開孔、配線形成を行ない、
LDD構成のCMOSを製造する。
しかしながら、上述した従来の方法では
NMOS，PMOSとともにLDD構造とするため
に、第１図ｂ，ｃ，ｅ及びｆに示すように合計４
回の写真蝕刻工程が必要であり、工程が煩雑にな
るうえコストが高騰する。また、CVD酸化膜を
異方性エツチングによりエツチングしてゲート電
極５1，５2の側壁に残存させる際、サイドエツチ
ングが起こるので低濃度不純物領域の寸法の制御
性が悪くなる。
NMOS，PMOSとともにLDD構造とするため
に、第１図ｂ，ｃ，ｅ及びｆに示すように合計４
回の写真蝕刻工程が必要であり、工程が煩雑にな
るうえコストが高騰する。また、CVD酸化膜を
異方性エツチングによりエツチングしてゲート電
極５1，５2の側壁に残存させる際、サイドエツチ
ングが起こるので低濃度不純物領域の寸法の制御
性が悪くなる。
また、従来の方法ではパンチスルー及びシヨー
トチヤネル効果を防止するために、チヤネルイオ
ン注入によりチヤネルの基板濃度をある程度高く
しておくか、バツクゲートバイアス効果（ソー
ス・基板間の電圧の上昇に伴い、しきい値電圧が
上昇する現象）によりデバイスの特性を劣化させ
るという欠点がある。
トチヤネル効果を防止するために、チヤネルイオ
ン注入によりチヤネルの基板濃度をある程度高く
しておくか、バツクゲートバイアス効果（ソー
ス・基板間の電圧の上昇に伴い、しきい値電圧が
上昇する現象）によりデバイスの特性を劣化させ
るという欠点がある。
本発明は上記欠点を解消するためになされたも
のであり、LDD構造をCMOSに適用した場合、
写真蝕刻工程の回数を減らして工程を簡便化しコ
ストを低減するとともにバツクゲートバイアス効
果を防止できる半導体装置の製造方法を提供しよ
うとするものである。
のであり、LDD構造をCMOSに適用した場合、
写真蝕刻工程の回数を減らして工程を簡便化しコ
ストを低減するとともにバツクゲートバイアス効
果を防止できる半導体装置の製造方法を提供しよ
うとするものである。
本発明の半導体装置の製造方法は、第１導電型
の半導体基板の第１及び第２の素子領域にそれぞ
れゲート絶縁膜を介してゲート電極を形成し、表
面に第１、第２及び第３の被膜を順次形成た後、
異方性エツチングにより各ゲート電極側壁に第１
の被膜を介して第２の被膜を残存させ、つづいて
第１の素子領域での第２導電型不純物の高ドーズ
イオン注入、残存した第２の被膜除去、第２導電
型不純物の低ドーズイオン注入及び第１導電型不
純物のイオン注入を行ない、また第２の素子領域
での第１導電型不純物の高ドーズイオン注入、残
存した第２の被膜除去、第１導電型不純物の低ド
ーズイオン注入、第２導電型不純物のイオン注入
を行ない、更に熱処理により不純物を活性化さ
せ、第１の素子領域にLDD構造のソース、ドレ
イン領域及び第１導電型の不純物領域（ポケツト
領域）を、第２の素子領域にLDD構造のソース、
ドレイン領域及び第２導電型の不純物領域（ポケ
ツト領域）をそれぞれ形成することを骨子とする
ものである。
の半導体基板の第１及び第２の素子領域にそれぞ
れゲート絶縁膜を介してゲート電極を形成し、表
面に第１、第２及び第３の被膜を順次形成た後、
異方性エツチングにより各ゲート電極側壁に第１
の被膜を介して第２の被膜を残存させ、つづいて
第１の素子領域での第２導電型不純物の高ドーズ
イオン注入、残存した第２の被膜除去、第２導電
型不純物の低ドーズイオン注入及び第１導電型不
純物のイオン注入を行ない、また第２の素子領域
での第１導電型不純物の高ドーズイオン注入、残
存した第２の被膜除去、第１導電型不純物の低ド
ーズイオン注入、第２導電型不純物のイオン注入
を行ない、更に熱処理により不純物を活性化さ
せ、第１の素子領域にLDD構造のソース、ドレ
イン領域及び第１導電型の不純物領域（ポケツト
領域）を、第２の素子領域にLDD構造のソース、
ドレイン領域及び第２導電型の不純物領域（ポケ
ツト領域）をそれぞれ形成することを骨子とする
ものである。
このような方法によれば、第１及び第２の素子
領域について、それぞれ高ドーズイオン注入、残
存した第２の被膜除去及び低ドーズイオン注入を
連続的に行なうので、LDD構造のソース、ドレ
イン領域を形成するための写真蝕刻工程を従来の
４回から２回に減少させることができる。また、
ポケツト領域によりパンチスルー及びシヨートチ
ヤネル効果を防止でき、チヤネルイオン注入で基
板濃度をそれほど高濃度とする必要がないので、
バツクゲートバイアス効果を防止することができ
る。
領域について、それぞれ高ドーズイオン注入、残
存した第２の被膜除去及び低ドーズイオン注入を
連続的に行なうので、LDD構造のソース、ドレ
イン領域を形成するための写真蝕刻工程を従来の
４回から２回に減少させることができる。また、
ポケツト領域によりパンチスルー及びシヨートチ
ヤネル効果を防止でき、チヤネルイオン注入で基
板濃度をそれほど高濃度とする必要がないので、
バツクゲートバイアス効果を防止することができ
る。
以下、本発明の実施例を第２図ａ〜ｌを参照し
て説明する。
て説明する。
まず、Ｐ型シリコン基板２１の一部にＮ型ウエ
ル領域２２を形成した後、選択酸化法によりフイ
ールド酸化膜２３を形成する。次に、しきい値制
御用のチヤネルイオン注入を行なつた後、ウエル
領域２２以外の基板２１（第１の素子領域）上及
びウエル領域２２（第２の素子領域）上にそれぞ
れゲート酸化膜２４，２４を介してゲート電極２
５1，２５2を形成する（第２図ａ図示）。つづい
て、ゲート電極２５1，２５2の表面及び露出した
基板２１、ウエル領域２２の表面に膜厚100〜
1000Åの熱酸化膜（第１の被膜）２６を形成す
る。つづいて、全面に膜厚1000Å〜1μｍの多結
晶シリコン膜（第２の被膜）２７を堆積し、更に
熱酸化を行ない多結晶シリコン膜２７表面に膜厚
100〜1000Åの熱酸化膜（第３被膜）２８を形成
する（同図ｂ図示）。次いで、反応性イオンエツ
チングにより前記熱酸化膜２８をエツチングし、
ゲート電極２５1，２５2の形状に対応する多結晶
シリコン膜２７の段差部の側壁に残存熱酸化膜２
８′，…を形成する（同図ｃ図示）。つづいて、残
存熱酸化膜２８′，…をマスクとして反応性イオ
ンエツチングにより多結晶シリコン膜２７をエツ
チングし、ゲート電極２５1，２５2の側壁に熱酸
化膜２６を介して、残存多結晶シリコン膜２７′
…，を形成する。この残存多結晶シリコン膜２
７′，…の端部には残存熱酸化膜２８′，…が形成
された状態となつている。このように多結晶シリ
コン膜２７の反応性イオンエツチング時に残存熱
酸化膜８′，…によりサイドエツチングが防止さ
れ、多結晶シリコン膜２７の膜厚に等しい幅の残
存多結晶シリコン膜２７′，…が制御性よく形成
される（同図ｄ図示）。
ル領域２２を形成した後、選択酸化法によりフイ
ールド酸化膜２３を形成する。次に、しきい値制
御用のチヤネルイオン注入を行なつた後、ウエル
領域２２以外の基板２１（第１の素子領域）上及
びウエル領域２２（第２の素子領域）上にそれぞ
れゲート酸化膜２４，２４を介してゲート電極２
５1，２５2を形成する（第２図ａ図示）。つづい
て、ゲート電極２５1，２５2の表面及び露出した
基板２１、ウエル領域２２の表面に膜厚100〜
1000Åの熱酸化膜（第１の被膜）２６を形成す
る。つづいて、全面に膜厚1000Å〜1μｍの多結
晶シリコン膜（第２の被膜）２７を堆積し、更に
熱酸化を行ない多結晶シリコン膜２７表面に膜厚
100〜1000Åの熱酸化膜（第３被膜）２８を形成
する（同図ｂ図示）。次いで、反応性イオンエツ
チングにより前記熱酸化膜２８をエツチングし、
ゲート電極２５1，２５2の形状に対応する多結晶
シリコン膜２７の段差部の側壁に残存熱酸化膜２
８′，…を形成する（同図ｃ図示）。つづいて、残
存熱酸化膜２８′，…をマスクとして反応性イオ
ンエツチングにより多結晶シリコン膜２７をエツ
チングし、ゲート電極２５1，２５2の側壁に熱酸
化膜２６を介して、残存多結晶シリコン膜２７′
…，を形成する。この残存多結晶シリコン膜２
７′，…の端部には残存熱酸化膜２８′，…が形成
された状態となつている。このように多結晶シリ
コン膜２７の反応性イオンエツチング時に残存熱
酸化膜８′，…によりサイドエツチングが防止さ
れ、多結晶シリコン膜２７の膜厚に等しい幅の残
存多結晶シリコン膜２７′，…が制御性よく形成
される（同図ｄ図示）。
次いで、ウエル領域２２上にホトレジストパタ
ーン２９を形成し、このホトレジストパターン２
９，ゲート電極２５1及びその側壁の残存多結晶
シリコン膜２７′，２７′をマスクとしてウエル領
域２２以外の基板２１に例えばヒ素を高ドーズ量
（通常のソース、ドレイン形成のためのドーズ量
程度）でイオン注入し、ヒ素イオン注入層３０を
形成する（同図ｅ図示）。つづて、ハロゲン系の
プラズマガスあるいはKOH系のエツチヤントを
用いた等方性エツチングによりゲート電極２５1
側壁の残存多結晶シリコン膜２７′，２７′を除去
し、同時に残存熱酸化膜２８′，２８′をリフトオ
フする。つづいて、ホトレジストパターン２９及
びゲート電極２５1をマスクとしてウエル領域２
２以外の基板２１に例えばヒ素を低ドーズ量でイ
オン注入し、ヒ素イオン注入層３１を形成する
（同図ｆ図示）。更に、ポケツト領域形成のたにホ
トレジストパターン２９及びゲート電極２５1を
マスクとしてウエル領域２２以外の基板２１に
1012〜1013cm-2のドーズ量でボロンをイオン注入
し、ボロンイオン注入層３２を形成する。このボ
ロンイオン注入は前記ヒ素の低ドーズイオン注入
よりも深くする（同図ｇ図示）。
ーン２９を形成し、このホトレジストパターン２
９，ゲート電極２５1及びその側壁の残存多結晶
シリコン膜２７′，２７′をマスクとしてウエル領
域２２以外の基板２１に例えばヒ素を高ドーズ量
（通常のソース、ドレイン形成のためのドーズ量
程度）でイオン注入し、ヒ素イオン注入層３０を
形成する（同図ｅ図示）。つづて、ハロゲン系の
プラズマガスあるいはKOH系のエツチヤントを
用いた等方性エツチングによりゲート電極２５1
側壁の残存多結晶シリコン膜２７′，２７′を除去
し、同時に残存熱酸化膜２８′，２８′をリフトオ
フする。つづいて、ホトレジストパターン２９及
びゲート電極２５1をマスクとしてウエル領域２
２以外の基板２１に例えばヒ素を低ドーズ量でイ
オン注入し、ヒ素イオン注入層３１を形成する
（同図ｆ図示）。更に、ポケツト領域形成のたにホ
トレジストパターン２９及びゲート電極２５1を
マスクとしてウエル領域２２以外の基板２１に
1012〜1013cm-2のドーズ量でボロンをイオン注入
し、ボロンイオン注入層３２を形成する。このボ
ロンイオン注入は前記ヒ素の低ドーズイオン注入
よりも深くする（同図ｇ図示）。
次いで、前記ホトレジストパターン２９を除去
した後、ウエル領域２２以外の基板２１上にホト
レジストパターン３３を形成し、このホトレジス
トパターン３３、ゲート電極２５2及びその側壁
の残存多結晶シリコン膜２７′，２７′をマスクと
してウエル領域２２にボロンをイオン注入し、ボ
ロンイオン注入層３４を形成する（同図ｈ図示）。
つづいて、ハロゲン系のプラズマガスあるいは
KOH系のエツチヤントを用いた等方性エツチン
グによりゲート電極２５2側壁の残存多結晶シリ
コン膜２７′，２７′を除去し、同時に残存熱酸化
膜２８′，２８′をリフトオフする。つづいて、ホ
トレジストパターン３３及びゲート電極２５2を
マスクとしてウエル領域２２にボロンを低ドーズ
量でイオン注入し、ボロンイオン注入層３５を形
成する（同図ｉ図示）。更に、ポケツト領域形成
のためにホトレジストパターン２９及びゲート電
極２５2をマスクとしてウエル領域２２に1012〜
1013cm-2のドーズ量で例えばリンをイオン注入
し、リンイオン注入層３６を形成する（同図ｊ図
示）。
した後、ウエル領域２２以外の基板２１上にホト
レジストパターン３３を形成し、このホトレジス
トパターン３３、ゲート電極２５2及びその側壁
の残存多結晶シリコン膜２７′，２７′をマスクと
してウエル領域２２にボロンをイオン注入し、ボ
ロンイオン注入層３４を形成する（同図ｈ図示）。
つづいて、ハロゲン系のプラズマガスあるいは
KOH系のエツチヤントを用いた等方性エツチン
グによりゲート電極２５2側壁の残存多結晶シリ
コン膜２７′，２７′を除去し、同時に残存熱酸化
膜２８′，２８′をリフトオフする。つづいて、ホ
トレジストパターン３３及びゲート電極２５2を
マスクとしてウエル領域２２にボロンを低ドーズ
量でイオン注入し、ボロンイオン注入層３５を形
成する（同図ｉ図示）。更に、ポケツト領域形成
のためにホトレジストパターン２９及びゲート電
極２５2をマスクとしてウエル領域２２に1012〜
1013cm-2のドーズ量で例えばリンをイオン注入
し、リンイオン注入層３６を形成する（同図ｊ図
示）。
次いで、前記ホトレジストパターン３３を除去
した後、熱処理により各イオン注入層の不純物を
活性化させ、ウエル領域２２以外の基板２１にゲ
ート電極２５1近傍のN-型不純物領域３７ａ，３
８ａ（不純物濃度1016〜1018cm-3）とこれらの領域
に隣接するN+型不純物領域３７ｂ，３８ｂ（不純
物濃度1019〜1021cm-3）とからなるソース、ドレ
イン領域３７，３８及び前記N-型不純物領域３
７ａ，３８ａの下部に接するＰ型ポケツト領域３
９，３９を、ウエル領域２２にゲート電極２５2
近傍のP-型不純物領域４０ａ，４１ａ（不純物濃
度1016〜1018cm-3）とこれらの領域に隣接するP+
型不純物領域４０ｂ，４１ｂ（不純物濃度1019〜
1021cm-3）とからなるソース、ドレイン領域４
０，４１及び前記P-型不純物領域４０ａ，４１
ａの下部に接するＮ型ポケツト領域４２，４２
を、それぞれ形成する（同図ｋ図示）。次いで、
全面に層間絶縁膜としてCVD酸化膜４３を堆積
した後、コンタクトホールを開孔し、更に全面に
Al膜を蒸着した後、パターニングしてAl配線４
４を形成し、NMOS，PMOSともにLDD構造の
CMOS半導体装置を製造する（同図ｌ図示）。
した後、熱処理により各イオン注入層の不純物を
活性化させ、ウエル領域２２以外の基板２１にゲ
ート電極２５1近傍のN-型不純物領域３７ａ，３
８ａ（不純物濃度1016〜1018cm-3）とこれらの領域
に隣接するN+型不純物領域３７ｂ，３８ｂ（不純
物濃度1019〜1021cm-3）とからなるソース、ドレ
イン領域３７，３８及び前記N-型不純物領域３
７ａ，３８ａの下部に接するＰ型ポケツト領域３
９，３９を、ウエル領域２２にゲート電極２５2
近傍のP-型不純物領域４０ａ，４１ａ（不純物濃
度1016〜1018cm-3）とこれらの領域に隣接するP+
型不純物領域４０ｂ，４１ｂ（不純物濃度1019〜
1021cm-3）とからなるソース、ドレイン領域４
０，４１及び前記P-型不純物領域４０ａ，４１
ａの下部に接するＮ型ポケツト領域４２，４２
を、それぞれ形成する（同図ｋ図示）。次いで、
全面に層間絶縁膜としてCVD酸化膜４３を堆積
した後、コンタクトホールを開孔し、更に全面に
Al膜を蒸着した後、パターニングしてAl配線４
４を形成し、NMOS，PMOSともにLDD構造の
CMOS半導体装置を製造する（同図ｌ図示）。
しかして、上述した方法によれば、第２図ａ〜
ｄの工程でゲート電極２５1，２５2の側壁に熱酸
化膜（第１の被膜）２６を介して残存多結晶シリ
コン膜２７′，…を形成し、同図ｅの工程でウエ
ル領域２２上にホトレジストパターン２９を形成
した後、ヒ素の高ドーズイオン注入（同図ｅの工
程）、ゲート電極５1側壁の残存多結晶シリコン膜
２７′，…の除去及びヒ素の低ドーズイオン注入
（同図ｆの工程）、Ｐポケツト形成のためのボロン
イオン注入（同図ｇの工程）を連続的に行ない、
更に同図ｈの工程でウエル領域２２以外の基板２
１上にホトレジストパターン３３を形成した後、
ボロンの高ドーズイオン注入（同図ｈの工程）、
ゲート電極２５2側壁の残存多結晶シリコン膜２
７′，…の除去及びボロンの低ドーズイオン注入
（同図ｉの工程）、Ｎポケツト形成のためのリンイ
オン注入（同図ｊの工程）を連続的に行なうこと
によりNMOS，PMOSともにLDD構造でポケツ
ト領域を有するCMOS半導体装置を製造するこ
とができる。すなわち、LDD構造形成のために
従来は４回必要であつて写真蝕刻工程を２回に減
少させることができ、工程の簡便化及びコストの
低減を達成することができる。
ｄの工程でゲート電極２５1，２５2の側壁に熱酸
化膜（第１の被膜）２６を介して残存多結晶シリ
コン膜２７′，…を形成し、同図ｅの工程でウエ
ル領域２２上にホトレジストパターン２９を形成
した後、ヒ素の高ドーズイオン注入（同図ｅの工
程）、ゲート電極５1側壁の残存多結晶シリコン膜
２７′，…の除去及びヒ素の低ドーズイオン注入
（同図ｆの工程）、Ｐポケツト形成のためのボロン
イオン注入（同図ｇの工程）を連続的に行ない、
更に同図ｈの工程でウエル領域２２以外の基板２
１上にホトレジストパターン３３を形成した後、
ボロンの高ドーズイオン注入（同図ｈの工程）、
ゲート電極２５2側壁の残存多結晶シリコン膜２
７′，…の除去及びボロンの低ドーズイオン注入
（同図ｉの工程）、Ｎポケツト形成のためのリンイ
オン注入（同図ｊの工程）を連続的に行なうこと
によりNMOS，PMOSともにLDD構造でポケツ
ト領域を有するCMOS半導体装置を製造するこ
とができる。すなわち、LDD構造形成のために
従来は４回必要であつて写真蝕刻工程を２回に減
少させることができ、工程の簡便化及びコストの
低減を達成することができる。
また、第２図ｃの工程における反応性イオンエ
ツチング（RIE）による熱酸化膜２８のエツチン
グ及び同図ｄの工程における残存熱酸化膜２８′，
…をマスクとしてRIEによる多結晶シリコン膜２
７のエツチングを行なうことにより、サイドエツ
チングが起こることがなく、極めて制御性よくゲ
ート電極２５1，２５2の側壁に残存多結晶シリコ
ン膜２７′，…を形成することができる。したが
つて、LDD構造のソース、ドレイン領域の低濃
度不純物領域の所定の寸法とすることができる。
ツチング（RIE）による熱酸化膜２８のエツチン
グ及び同図ｄの工程における残存熱酸化膜２８′，
…をマスクとしてRIEによる多結晶シリコン膜２
７のエツチングを行なうことにより、サイドエツ
チングが起こることがなく、極めて制御性よくゲ
ート電極２５1，２５2の側壁に残存多結晶シリコ
ン膜２７′，…を形成することができる。したが
つて、LDD構造のソース、ドレイン領域の低濃
度不純物領域の所定の寸法とすることができる。
また、Ｐ型ポケツト領域３９，３９及びＮ型ポ
ケツト領域４２，４２を形成することによりパン
チスルー及びシヨートチヤネル効果を有効に防止
することができ、チヤネルイオン注入により基板
濃度をそれほど高濃度とする必要がないので、バ
ツクゲートバイアス効果を防止することができ
る。
ケツト領域４２，４２を形成することによりパン
チスルー及びシヨートチヤネル効果を有効に防止
することができ、チヤネルイオン注入により基板
濃度をそれほど高濃度とする必要がないので、バ
ツクゲートバイアス効果を防止することができ
る。
なお、上記実施例では第１の被膜として熱酸化
膜を用いたが、これに限らずスパツタ法または
CVD法により形成した酸化膜又は窒化膜でもよ
い。また、第２の被膜としては多結晶シリコン膜
を用いたが、これに限らずCVD法により形成し
たシリコン窒化膜でもよい。また、第３の被膜と
しては多結晶シリコン膜の熱酸化膜を用いたが、
スパツタ法又はCVD法により形成した酸化膜、
窒化膜、Al膜又はMo膜でもよい。
膜を用いたが、これに限らずスパツタ法または
CVD法により形成した酸化膜又は窒化膜でもよ
い。また、第２の被膜としては多結晶シリコン膜
を用いたが、これに限らずCVD法により形成し
たシリコン窒化膜でもよい。また、第３の被膜と
しては多結晶シリコン膜の熱酸化膜を用いたが、
スパツタ法又はCVD法により形成した酸化膜、
窒化膜、Al膜又はMo膜でもよい。
ただし、第２図ｄの工程で示したように第２の
被膜の異方性エツチング時に残存している第３の
被膜がエツチングされてはならず、かつ基板がエ
ツチングされないためのマスクとなる第１の被膜
もエツチングされてはならないので、第２の被膜
と第３の被膜及び第２の被膜と第１の被膜は異な
る材質であることが必要である。このような条件
を満たすとともに工程の簡便さを考慮した場合、
第１〜第３の被膜は上記実施例で用いたものが最
も適当である。また、LDD構造のソース、ドレ
イン領域の低濃度不純物領域の寸法制御性を考慮
した場合、第１の被膜の膜厚は100〜1000Å、第
２の被膜の膜厚は1000Å〜1μｍ、第３の被膜の
膜厚は100〜100Åであることが望ましい。
被膜の異方性エツチング時に残存している第３の
被膜がエツチングされてはならず、かつ基板がエ
ツチングされないためのマスクとなる第１の被膜
もエツチングされてはならないので、第２の被膜
と第３の被膜及び第２の被膜と第１の被膜は異な
る材質であることが必要である。このような条件
を満たすとともに工程の簡便さを考慮した場合、
第１〜第３の被膜は上記実施例で用いたものが最
も適当である。また、LDD構造のソース、ドレ
イン領域の低濃度不純物領域の寸法制御性を考慮
した場合、第１の被膜の膜厚は100〜1000Å、第
２の被膜の膜厚は1000Å〜1μｍ、第３の被膜の
膜厚は100〜100Åであることが望ましい。
なお、第３の被膜は第２の被膜の段差部側壁に
残存され、第２の被膜の異方性エツチング時に第
２の被膜のサイドエツチング防止する役割を担つ
ているが、LDD構造のソース、ドレイン領域を
構成する低濃度不純物領域の横方向の巾にマージ
ンがある場合、あるいは第２の被膜のエツチング
が制御性よく、残存した第３の被膜がなくとも行
なえる場合には第３の被膜は形成しなくてもよ
い。この場合、前記低濃度不純物領域の横方向の
巾のマージンを予め知つておく必要がある。
残存され、第２の被膜の異方性エツチング時に第
２の被膜のサイドエツチング防止する役割を担つ
ているが、LDD構造のソース、ドレイン領域を
構成する低濃度不純物領域の横方向の巾にマージ
ンがある場合、あるいは第２の被膜のエツチング
が制御性よく、残存した第３の被膜がなくとも行
なえる場合には第３の被膜は形成しなくてもよ
い。この場合、前記低濃度不純物領域の横方向の
巾のマージンを予め知つておく必要がある。
また、上記実施例ではＰ型シリコン基板にＮ型
ウエル領域を形成する場合について説明したが、
Ｎ型シリコン基板にＰ型ウエル領域を形成しても
よいことは勿論である。また、上記実施例では
NMOS形成用のイオン注入、PMOS形成用のイ
オン注入の順に行なつたが、この順序は逆でもよ
い。また、低濃度不純物領域形成用のイオン注入
とポケツト領域形成用のイオン注入の順序も逆で
もよい。これらのイオン注入後の不純物の活性化
のための熱処理は随時行なうことができる。
ウエル領域を形成する場合について説明したが、
Ｎ型シリコン基板にＰ型ウエル領域を形成しても
よいことは勿論である。また、上記実施例では
NMOS形成用のイオン注入、PMOS形成用のイ
オン注入の順に行なつたが、この順序は逆でもよ
い。また、低濃度不純物領域形成用のイオン注入
とポケツト領域形成用のイオン注入の順序も逆で
もよい。これらのイオン注入後の不純物の活性化
のための熱処理は随時行なうことができる。
更に、第２図ｆの工程におけるＮ型不純物の低
ドーズイオン注入は１種の不純物（As）のみを
用いたが、この低ドーズイオン注入は拡散係数の
大きい不純物（Ｐ）と拡散係数の小さい不純物
（As）の２種の不純物を用いてもよい。このよう
に２種の不純物を用いると、NMOSのソース、
ドレイン領域は第３図に示すようにゲート電極近
傍のＮ型不純物領域５１及びN-型不純物領域５
２、これらの領域に隣接するN+型不純物領域５
３及びＰ型ポケツト領域５４とで構成される。上
記実施例のようにゲート電極近傍がN-型不純物
領域だけで形成されている場合には抵抗が無視で
きなくなるおそれがあるのに対し、このような構
成によればＮ型不純物領域５１によつて高抵抗化
を緩和することができる。
ドーズイオン注入は１種の不純物（As）のみを
用いたが、この低ドーズイオン注入は拡散係数の
大きい不純物（Ｐ）と拡散係数の小さい不純物
（As）の２種の不純物を用いてもよい。このよう
に２種の不純物を用いると、NMOSのソース、
ドレイン領域は第３図に示すようにゲート電極近
傍のＮ型不純物領域５１及びN-型不純物領域５
２、これらの領域に隣接するN+型不純物領域５
３及びＰ型ポケツト領域５４とで構成される。上
記実施例のようにゲート電極近傍がN-型不純物
領域だけで形成されている場合には抵抗が無視で
きなくなるおそれがあるのに対し、このような構
成によればＮ型不純物領域５１によつて高抵抗化
を緩和することができる。
以上詳述した如く、本発明の半導体装置の製造
方法によれば、簡便な工程で素子の微細化に伴う
素子特性の劣化を有効に防止し得るCMOS半導
体装置を製造できる等顕著な効果を奏するもので
ある。
方法によれば、簡便な工程で素子の微細化に伴う
素子特性の劣化を有効に防止し得るCMOS半導
体装置を製造できる等顕著な効果を奏するもので
ある。
第１図ａ〜ｇは従来のCMOSの製造方法を示
す断面図、第２図ａ〜ｌは本発明の実施例におけ
るCMOSの製造方法を示す断面図、第３図は本
発明の他の実施例において形成されるＮ型ソー
ス、ドレイン領域の説明図である。 ２１……Ｐ型シリコン基板、２２……Ｎ型ウエ
ル領域、２３……フイールド酸化膜、２４……ゲ
ート酸化膜、２５1，２５2……ゲート電極、２６
……熱酸化膜（第１の被膜）、２７……多結晶シ
リコン膜（第２の被膜）、２７′……残存多結晶シ
リコン膜、２８……熱酸化膜（第３の被膜）、２
８′……残存熱酸化膜、２９，３３……ホトレジ
ストパターン、３０，３１，３６……リンイオン
注入層、３２，３４，３５……ボロンイオン注入
層、３７ａ，３８ａ……N-型不純物領域、３７
ｂ，３８ｂ……N+型不純物領域、３７，３８…
…ソース、ドレイン領域、３９……Ｐ型ポケツト
領域、４０ａ，４１ａ……P-型不純物領域、４
０ｂ，４１ｂ……P+型不純物領域、４０，４１
……ソース、ドレイン領域、４２……Ｎ型ポケツ
ト領域、４３……CVD酸化膜、４４……Al配線、
５１……Ｎ型不純物領域、５２……N-型不純物
領域、５３……N+型不純物領域。
す断面図、第２図ａ〜ｌは本発明の実施例におけ
るCMOSの製造方法を示す断面図、第３図は本
発明の他の実施例において形成されるＮ型ソー
ス、ドレイン領域の説明図である。 ２１……Ｐ型シリコン基板、２２……Ｎ型ウエ
ル領域、２３……フイールド酸化膜、２４……ゲ
ート酸化膜、２５1，２５2……ゲート電極、２６
……熱酸化膜（第１の被膜）、２７……多結晶シ
リコン膜（第２の被膜）、２７′……残存多結晶シ
リコン膜、２８……熱酸化膜（第３の被膜）、２
８′……残存熱酸化膜、２９，３３……ホトレジ
ストパターン、３０，３１，３６……リンイオン
注入層、３２，３４，３５……ボロンイオン注入
層、３７ａ，３８ａ……N-型不純物領域、３７
ｂ，３８ｂ……N+型不純物領域、３７，３８…
…ソース、ドレイン領域、３９……Ｐ型ポケツト
領域、４０ａ，４１ａ……P-型不純物領域、４
０ｂ，４１ｂ……P+型不純物領域、４０，４１
……ソース、ドレイン領域、４２……Ｎ型ポケツ
ト領域、４３……CVD酸化膜、４４……Al配線、
５１……Ｎ型不純物領域、５２……N-型不純物
領域、５３……N+型不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に第１導電型の第１
の素子領域及び第２導電型の第２の素子領域を形
成する工程と、該第１及び第２の素子領域上にそ
れぞれゲート絶縁膜を介してゲート電極を形成す
る工程と、少なくとも各素子領域上のゲート電極
表面及び露出した各素子領域表面に第１の被膜を
形成する工程と、全面に第２の被膜を堆積し、更
に該第２の被膜上に第３の被膜を堆積する工程
と、該第３の被膜を異方性エツチングによりエツ
チングし、前記第２の被膜の段差部の側面にのみ
第３の被膜を残存させる工程と、残存した第３の
被膜をマスクとして前記第２の被膜を異方性エツ
チングによりエツチングし、前記ゲート電極の側
壁に前記第１の被膜を介して第２の被膜を残存さ
せる工程と、第１の素子領域上のゲート電極及び
その側壁に残存した第２の被膜をマスクとして第
１の素子領域に選択的に第２導電型の不純物を高
ドーズ量でイオン注入する工程と、第１の素子領
域上のゲート電極側壁に残存した第２の被膜を除
去した後、このゲート電極をマスクとして利用し
第１の素子領域に選択的に第２導電型の不純物を
低ドーズ量でイオン注入し、更に第１導電型の不
純物を第２導電型不純物の低ドーズイオン注入よ
りも深くイオン注入する工程と、第２の素子領域
上のゲート電極及びその側壁に残存した第２の被
膜をマスクとして利用し第２の素子領域に選択的
に第１導電型の不純物を高ドーズ量でイオン注入
する工程と、第２の素子領域上のゲート電極側壁
に残存した第２の被膜を除去した後、このゲート
電極をマスクとして利用し第２の素子領域に選択
的に第１導電型の不純物を低ドーズ量でイオン注
入し、更に第２導電型の不純物を第１導電型不純
物の低ドーズイオン注入よりも深くイオン注入す
る工程と、熱処理により不純物を活性化させ、第
１の素子領域にゲート電極近傍の低濃度不純物領
域とこれらの領域に隣接する高濃度不純物領域と
からなる第２導電型のソース、ドレイン領域及び
前記低濃度不純物領域の下部に接する第１導電型
の不純物領域を、第２の素子領域にゲート電極近
傍の低濃度不純物領域とこれらの領域に隣接する
高濃度不純物領域とからなる第１導電型のソー
ス、ドレイン領域及び前記低濃度不純物領域の下
部に接する第２導電型の不純物領域をそれぞれ形
成する工程とを具備したことを特徴とする半導体
装置の製造方法。 ２ 第１の被膜がシリコン酸化膜又はシリコン窒
化膜である特許請求の範囲第１項記載の半導体装
置の製造方法。 ３ 第２の被膜が非単結晶シリコン膜又はシリコ
ン窒化膜である特許請求の範囲第１項記載の半導
体装置の製造方法。 ４ 第３の被膜がシリコン酸化膜、シリコン窒化
膜、アルミニウム膜又はモリブデン膜である特許
請求の範囲第１項記載の半導体装置の製造方法。 ５ 第１の被膜の膜厚が100〜1000Å、第２の被
膜の膜厚が0.1〜1μｍ、第３の被膜の膜厚が100〜
1000Åである特許請求の範囲第１項記載の半導体
装置の製造方法。 ６ 第２導電型不純物の低ドーズイオン注入又は
第１導電型不純物の低ドーズイオン注入に拡散係
数の大きい不純物と拡散係数の小さい不純物の２
種の不純物を用いる特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050004A JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050004A JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193371A JPS60193371A (ja) | 1985-10-01 |
| JPH0147016B2 true JPH0147016B2 (ja) | 1989-10-12 |
Family
ID=12846851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050004A Granted JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193371A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPS62190862A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| JP2004014941A (ja) * | 2002-06-10 | 2004-01-15 | Nec Corp | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
-
1984
- 1984-03-15 JP JP59050004A patent/JPS60193371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193371A (ja) | 1985-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |