JPH0149976B2 - - Google Patents
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- Publication number
- JPH0149976B2 JPH0149976B2 JP59240395A JP24039584A JPH0149976B2 JP H0149976 B2 JPH0149976 B2 JP H0149976B2 JP 59240395 A JP59240395 A JP 59240395A JP 24039584 A JP24039584 A JP 24039584A JP H0149976 B2 JPH0149976 B2 JP H0149976B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- data
- terminal system
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Communication Control (AREA)
- Input From Keyboards Or The Like (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
データ処理システムにおいて、とりわけデータ
ターミナルを採用しているデータ処理システムに
おいては、しばしばホストコンピユータとして注
目されている主データプロセツサへ往き来する多
量のデータ信号トラヒツク（交換）がある。値の
保護装置およびシステムのモニタ（監視）装置が
このような種類の公知のシステムには内臓されて
おり、その結果データ信号トラヒツクの量が時間
的拘束内あるいはデータ蓄積拘束内またはこれに
類するものの内でこのシステムの能力を超えない
ようになつている。ある保護装置は主データプロ
セツサが“オン”または“オフ”信号のいずれか
を送ることができることにある。“オフ”信号は
データターミナルが有効に接続を解かれるように
作用するのに対し、“オン”信号は有効にデータ
ターミナルをUARTへ接続する。しかしながら
このような保護装置を使うことにはこれまでいく
つかの問題があつた。たとえば、もしシステム中
に異常（電圧低下、間違つたプログラミング、回
路構成部品の偶発的欠陥、信号線ノイズなど）が
生じると、その結果“オフ”状態がターミナル回
路機構にもたらされる。もし“オフ”状態がにせ
にひき起こされると、ターミナル回路はその問題
が修正されるまでは使用できなくなつてしまう。
たとえ実際には“オフ”状態のための真の根拠が
存在していなくとも、そうなつてしまうのであ
る。公知例においては、異常状態のうたがいがあ
ると、ターミナルは“ターンオフ”する。すなわ
ち、パワーはターンオフされ、そのあとで再スタ
ートされるように工夫されている。一方でかかる
工夫はしばしば“オフ”状態を消失せしめる原因
ともなり、このことは情報の再ロード、すなわ
ち、ステツプのイニシアライズ（初期設定）など
を通ることを意味している。この発明のシステム
によると、ユーザーがデータ伝送路をクリアする
ことを可能ならしめ、かつ、もし“オフ”状態が
ローカル（局地）的な問題であるならば再スター
ト手続きは不必要となる。この発明のシステムに
よると、また、データトラヒツクの流れがこのシ
ステムの容量を超える点に接近しつつあるなら
ば、データ伝送がブロツクされることも可能とな
る。
ターミナルを採用しているデータ処理システムに
おいては、しばしばホストコンピユータとして注
目されている主データプロセツサへ往き来する多
量のデータ信号トラヒツク（交換）がある。値の
保護装置およびシステムのモニタ（監視）装置が
このような種類の公知のシステムには内臓されて
おり、その結果データ信号トラヒツクの量が時間
的拘束内あるいはデータ蓄積拘束内またはこれに
類するものの内でこのシステムの能力を超えない
ようになつている。ある保護装置は主データプロ
セツサが“オン”または“オフ”信号のいずれか
を送ることができることにある。“オフ”信号は
データターミナルが有効に接続を解かれるように
作用するのに対し、“オン”信号は有効にデータ
ターミナルをUARTへ接続する。しかしながら
このような保護装置を使うことにはこれまでいく
つかの問題があつた。たとえば、もしシステム中
に異常（電圧低下、間違つたプログラミング、回
路構成部品の偶発的欠陥、信号線ノイズなど）が
生じると、その結果“オフ”状態がターミナル回
路機構にもたらされる。もし“オフ”状態がにせ
にひき起こされると、ターミナル回路はその問題
が修正されるまでは使用できなくなつてしまう。
たとえ実際には“オフ”状態のための真の根拠が
存在していなくとも、そうなつてしまうのであ
る。公知例においては、異常状態のうたがいがあ
ると、ターミナルは“ターンオフ”する。すなわ
ち、パワーはターンオフされ、そのあとで再スタ
ートされるように工夫されている。一方でかかる
工夫はしばしば“オフ”状態を消失せしめる原因
ともなり、このことは情報の再ロード、すなわ
ち、ステツプのイニシアライズ（初期設定）など
を通ることを意味している。この発明のシステム
によると、ユーザーがデータ伝送路をクリアする
ことを可能ならしめ、かつ、もし“オフ”状態が
ローカル（局地）的な問題であるならば再スター
ト手続きは不必要となる。この発明のシステムに
よると、また、データトラヒツクの流れがこのシ
ステムの容量を超える点に接近しつつあるなら
ば、データ伝送がブロツクされることも可能とな
る。
この発明のシステムには主データプロセツサに
は接続されたUARTが包含されており、並列か
ら直列および直列から並列へ変換を行なつてい
る。キーボードからのデータ伝送路はUARTに
接続されており、この伝送路にはゲート回路によ
つて制御されるバツフアと２つのマルチプレクサ
とがある。データ信号はキーボードから伝送さ
れ、１個のマルチプレクサを通つてバツフアに伝
達され、ゲート回路の制御下に、そのバツフアか
らもう１個のマルチプレクサを介してUARTへ
伝達される。UARTにはまたオン・オフコンパ
レータを包含する第２のデータ伝送路が接続され
ている。このオン・オフコンパレータにはオン・
オフ状態を記憶するための手段を提供するフリツ
プ・フロツプが接続されている。第２データ伝送
路では第２のバツフアがこのコンパレータに接続
されている。この第２のバツフアはまたスクリー
ンメモリにも接続され、このスクリーンメモリは
さらにデイスプレイ装置に接続されている。デー
タ信号は第２データ伝送路を通つてUARTから
デイスプレイ装置に伝送される。“オフ”信号が
主データプロセツサから伝送されると、それはコ
ンパレータで検出され、コンパレータはフリツ
プ・フロツプに“オフ”信号を発生させる。フリ
ツプ・フロツプのこの“オフ”側は第１バツフア
の読み出しを制御するゲート回路に接続されてお
り、この“オフ”信号はそのゲートをブロツクす
るように作用する。かかる状況において、ターミ
ナルのユーザーは“オフ”信号がにせであるとい
うことや、あるいは、オン・オフのフリツプ・フ
ロツプが誤つてセツトされていたことに気づくこ
とができ、あるいはまた他の理由によつてユーザ
ーは伝えられることにちがいない。一実施態様で
は、ユーザーは、このような状況のもとにターミ
ナルボード上のクリアコミニユケーシヨンキーを
押し下げることができる。このクリアコミニユケ
ーシヨンキーを押したことに答えて、キーボード
は信号をデコーダへ送り、デコーダはクリア信号
を２つのバツフアに供給し、そしてリセツト信号
をオン・オフのフリツプ・フロツプに供給する。
２つのバツフアはそこに蓄積されていたデータを
クリアされ、フリツプ・フロツプは“オン”側へ
リセツトされる。同時にキーボードは“オン信号
のためのクリエスト”を主データプロセツサに送
る。もし主データプロセツサが積極的に応答する
ことを選ぶのであれば、それは“オン”信号を送
ることになろう。そして、この“オン”信号はコ
ンパレータによつて検出されて、このことにより
オン・オフのフリツプ・フロツプは“オン”位置
に留まることになるであろう。一方、ゲートがブ
ロツク解除されている状態、すなわち“オン”状
態にあるとき、キーボードはデータを主データプ
ロセツサに送ることができる。加えて、このシス
テムには、第２バツフアの一部として上限および
下限スレツシホールド回路があり、その結果、第
２バツフアがロードされていてかつそれの容量に
接近しつつあるならば、第２バツフアは信号を主
データプロセツサに送り、これは“オフ”信号を
リクエストする。選択的にもし第２バツフアが下
限スレツシホールド以下にデータをロードされて
いるならば、第２バツフアは信号を主データプロ
セツサに送り、これは“オン”信号をリクエスト
する。
は接続されたUARTが包含されており、並列か
ら直列および直列から並列へ変換を行なつてい
る。キーボードからのデータ伝送路はUARTに
接続されており、この伝送路にはゲート回路によ
つて制御されるバツフアと２つのマルチプレクサ
とがある。データ信号はキーボードから伝送さ
れ、１個のマルチプレクサを通つてバツフアに伝
達され、ゲート回路の制御下に、そのバツフアか
らもう１個のマルチプレクサを介してUARTへ
伝達される。UARTにはまたオン・オフコンパ
レータを包含する第２のデータ伝送路が接続され
ている。このオン・オフコンパレータにはオン・
オフ状態を記憶するための手段を提供するフリツ
プ・フロツプが接続されている。第２データ伝送
路では第２のバツフアがこのコンパレータに接続
されている。この第２のバツフアはまたスクリー
ンメモリにも接続され、このスクリーンメモリは
さらにデイスプレイ装置に接続されている。デー
タ信号は第２データ伝送路を通つてUARTから
デイスプレイ装置に伝送される。“オフ”信号が
主データプロセツサから伝送されると、それはコ
ンパレータで検出され、コンパレータはフリツ
プ・フロツプに“オフ”信号を発生させる。フリ
ツプ・フロツプのこの“オフ”側は第１バツフア
の読み出しを制御するゲート回路に接続されてお
り、この“オフ”信号はそのゲートをブロツクす
るように作用する。かかる状況において、ターミ
ナルのユーザーは“オフ”信号がにせであるとい
うことや、あるいは、オン・オフのフリツプ・フ
ロツプが誤つてセツトされていたことに気づくこ
とができ、あるいはまた他の理由によつてユーザ
ーは伝えられることにちがいない。一実施態様で
は、ユーザーは、このような状況のもとにターミ
ナルボード上のクリアコミニユケーシヨンキーを
押し下げることができる。このクリアコミニユケ
ーシヨンキーを押したことに答えて、キーボード
は信号をデコーダへ送り、デコーダはクリア信号
を２つのバツフアに供給し、そしてリセツト信号
をオン・オフのフリツプ・フロツプに供給する。
２つのバツフアはそこに蓄積されていたデータを
クリアされ、フリツプ・フロツプは“オン”側へ
リセツトされる。同時にキーボードは“オン信号
のためのクリエスト”を主データプロセツサに送
る。もし主データプロセツサが積極的に応答する
ことを選ぶのであれば、それは“オン”信号を送
ることになろう。そして、この“オン”信号はコ
ンパレータによつて検出されて、このことにより
オン・オフのフリツプ・フロツプは“オン”位置
に留まることになるであろう。一方、ゲートがブ
ロツク解除されている状態、すなわち“オン”状
態にあるとき、キーボードはデータを主データプ
ロセツサに送ることができる。加えて、このシス
テムには、第２バツフアの一部として上限および
下限スレツシホールド回路があり、その結果、第
２バツフアがロードされていてかつそれの容量に
接近しつつあるならば、第２バツフアは信号を主
データプロセツサに送り、これは“オフ”信号を
リクエストする。選択的にもし第２バツフアが下
限スレツシホールド以下にデータをロードされて
いるならば、第２バツフアは信号を主データプロ
セツサに送り、これは“オン”信号をリクエスト
する。
この発明の特徴および目的は、この発明の図式
的ブロツクダイアグラムを描いた図面と共になさ
れる以下の説明によつて一そうはつきりと理解さ
れることができよう。
的ブロツクダイアグラムを描いた図面と共になさ
れる以下の説明によつて一そうはつきりと理解さ
れることができよう。
図面は、双方向チヤンネル１３を通して
UART１５に接続されている主コンピユータ１
１を示している。UARTの中へ入る一本の主デ
ータ通路とUARTから出てくる一本の主データ
通路とがある。UARTの中へ入る主データ通路
はキーボード１７で始まり、このキーボードはマ
ルチプレクサ（以下MUXと略す。）１９へ接続
されている２つのチヤンネルを有している。その
うちの第１チヤンネル２１はMUX１９からバツ
フア２３へ接続されている。
UART１５に接続されている主コンピユータ１
１を示している。UARTの中へ入る一本の主デ
ータ通路とUARTから出てくる一本の主データ
通路とがある。UARTの中へ入る主データ通路
はキーボード１７で始まり、このキーボードはマ
ルチプレクサ（以下MUXと略す。）１９へ接続
されている２つのチヤンネルを有している。その
うちの第１チヤンネル２１はMUX１９からバツ
フア２３へ接続されている。
好ましい一実施例では、キーボード１７はデジ
タル イクイプメント コーポレーシヨン
（Digial Equipment Corp.）によつて製造された
LK201であり、一方MUX１９はサイニテイクス
コーポレーシヨン（Signetics Corp.）によつ
て製造された多数のLS157から作られ、またバツ
フア２３はTRW社によつて製造された多数の
DC1030から作られている。このバツフアの動作
はもちろん、キーボードによつて活化されるフア
ームウエア（firmware）によつて実行されるこ
とができる。
タル イクイプメント コーポレーシヨン
（Digial Equipment Corp.）によつて製造された
LK201であり、一方MUX１９はサイニテイクス
コーポレーシヨン（Signetics Corp.）によつ
て製造された多数のLS157から作られ、またバツ
フア２３はTRW社によつて製造された多数の
DC1030から作られている。このバツフアの動作
はもちろん、キーボードによつて活化されるフア
ームウエア（firmware）によつて実行されるこ
とができる。
バツフア２３はキーボード１７から送られてき
たデータ情報を一時蓄積し、最終的にこのデータ
情報をアンドゲート２５からクロツク信号に応答
してMUX２９へ伝送する。アンドゲート２５は
ライン２７上の信号の存在又は不存在に応答して
クロツク信号を通過させるように条件づけられま
たは条件づけられていない。これにつにては後述
する。バツフア２３からの出力はMUX２９へ送
られ、そしてそこを通つてUART１５へ、つづ
いて主コンピユータ１１へ送られる。
たデータ情報を一時蓄積し、最終的にこのデータ
情報をアンドゲート２５からクロツク信号に応答
してMUX２９へ伝送する。アンドゲート２５は
ライン２７上の信号の存在又は不存在に応答して
クロツク信号を通過させるように条件づけられま
たは条件づけられていない。これにつにては後述
する。バツフア２３からの出力はMUX２９へ送
られ、そしてそこを通つてUART１５へ、つづ
いて主コンピユータ１１へ送られる。
第２の伝送線はUART１５に始まり、信号は
そこからコンパレータ３１へと伝送される。コン
パレータ３１は好ましい実施例によればサイニテ
イクス コーポレーシヨンによつて製造された多
数のLS85となつている。UART１５からライン
３３を経て伝送される信号はコード化された信号
であり、コンパレータ３１はこれらのコード化さ
れた信号を監視する。もし、これらのコード化さ
れた信号が“オフ”か“オン”かのいずれかの状
態を表わすと、コンパレータ３１は信号をライン
３５および３７にそれぞれ送出して、フリツプ・
フロツプ３９を“オフ”か“オン”かいずれかの
状態に移す。フリツプ・フロツプ３９が“オフ”
状態にあるとき、フリツプ・フロツプがブロツク
（阻止）信号をライン２７を介してブロツクアン
ドゲート２５に伝送していることは前述のとおり
である。
そこからコンパレータ３１へと伝送される。コン
パレータ３１は好ましい実施例によればサイニテ
イクス コーポレーシヨンによつて製造された多
数のLS85となつている。UART１５からライン
３３を経て伝送される信号はコード化された信号
であり、コンパレータ３１はこれらのコード化さ
れた信号を監視する。もし、これらのコード化さ
れた信号が“オフ”か“オン”かのいずれかの状
態を表わすと、コンパレータ３１は信号をライン
３５および３７にそれぞれ送出して、フリツプ・
フロツプ３９を“オフ”か“オン”かいずれかの
状態に移す。フリツプ・フロツプ３９が“オフ”
状態にあるとき、フリツプ・フロツプがブロツク
（阻止）信号をライン２７を介してブロツクアン
ドゲート２５に伝送していることは前述のとおり
である。
説明をUART１５からのデータの流れに戻す
と、情報はコンパレータ３１を通過して、ライン
４１を経てバツフア４３へ伝送されるのがわか
る。バツフア４３はそこへ届いた情報を一時的に
ホールドし、そこからその情報をライン４７上で
受けとる出力クロツク信号と共にライン４５上に
伝送する。好ましい実施例によればバツフア４３
はTRW社によつて製造された多数のTDC1030で
作られている。第１図中にはクロツクジエネレー
タは描かれていない。クロツク信号の供給はデー
タ処理分野では周知であり、これ以上の説明は必
要ないであろう。チヤンネル４５上の出力信号は
スクリーンメモリ４９（このスクリーンメモリは
ビツトマツプメモリでよい。）に伝送れ、これら
の信号はスクリーンメモリ中に、ライン５１から
伝送されたアドレス信号に従つて位置選定され
る。スクリーンメモリへのアドレス信号の供給は
周知であり、これについての詳しい説明は必要な
いであろう。また周知のように、スクリーンメモ
リは絵画素の情報（pixel information）をチヤ
ンネル５３を介してデイスプレイ装置５５に供給
する。
と、情報はコンパレータ３１を通過して、ライン
４１を経てバツフア４３へ伝送されるのがわか
る。バツフア４３はそこへ届いた情報を一時的に
ホールドし、そこからその情報をライン４７上で
受けとる出力クロツク信号と共にライン４５上に
伝送する。好ましい実施例によればバツフア４３
はTRW社によつて製造された多数のTDC1030で
作られている。第１図中にはクロツクジエネレー
タは描かれていない。クロツク信号の供給はデー
タ処理分野では周知であり、これ以上の説明は必
要ないであろう。チヤンネル４５上の出力信号は
スクリーンメモリ４９（このスクリーンメモリは
ビツトマツプメモリでよい。）に伝送れ、これら
の信号はスクリーンメモリ中に、ライン５１から
伝送されたアドレス信号に従つて位置選定され
る。スクリーンメモリへのアドレス信号の供給は
周知であり、これについての詳しい説明は必要な
いであろう。また周知のように、スクリーンメモ
リは絵画素の情報（pixel information）をチヤ
ンネル５３を介してデイスプレイ装置５５に供給
する。
バツフア４３は上限及び下限のスレツシホール
ド回路をその中に有するように設計されている。
バツフア４３があらかじめ定められたスレツシホ
ールドを超える点へバツフアがロードされると
き、上限スレツシホールド回路が出力信号をライ
ン５７上へ供給する。ライン５７上の出力信号は
エンコーダ５９へ伝送される。エンコーダ５９
は、ライン６１“オフ”側から、信号群を主コン
ピユータに伝送されるようにMUX２９に供給す
る。かかる信号群は主コンピユータへのリクエス
トとして作用し、そのリクエストは主コンピユー
タにターミナルへの伝送を中止するように、すな
わちライン３３への伝送を中止するように依頼す
る。バツフア内のデータが下限スレツシホールド
値を下まわると、バツフア４３は信号をライン５
８を介してエンコーダ５９の“リクエスト オ
ン”側へ伝送する。ワンシヨツト（単安定）マル
チバイブレータ６３がMUX２９へ接続され、単
安定マルチバイブレータ６３への入力信号がオア
ゲート６５から与えられるのは注目すべきことで
あろう。オアゲート６５への入力ライン５７とラ
イン６７から入る。上限スレツシホールド信号が
ライン５７上に印加されると、それはオアゲート
６５へも伝送され、それを通過して単安定マルチ
バイブレータを非安定側へ移す。単安定マルチバ
イブレータ６３の非安定側からの出力は、ライン
６９に伝えられ、MUX２９をライン６１上の信
号を受けられる状態にさせる。単安定マルチバイ
ブレータ６３がそのような状態のMUX２９を有
していないときに、バツフア２３から出たチヤン
ネル７１上の信号はMUX２９を通過することを
許される。
ド回路をその中に有するように設計されている。
バツフア４３があらかじめ定められたスレツシホ
ールドを超える点へバツフアがロードされると
き、上限スレツシホールド回路が出力信号をライ
ン５７上へ供給する。ライン５７上の出力信号は
エンコーダ５９へ伝送される。エンコーダ５９
は、ライン６１“オフ”側から、信号群を主コン
ピユータに伝送されるようにMUX２９に供給す
る。かかる信号群は主コンピユータへのリクエス
トとして作用し、そのリクエストは主コンピユー
タにターミナルへの伝送を中止するように、すな
わちライン３３への伝送を中止するように依頼す
る。バツフア内のデータが下限スレツシホールド
値を下まわると、バツフア４３は信号をライン５
８を介してエンコーダ５９の“リクエスト オ
ン”側へ伝送する。ワンシヨツト（単安定）マル
チバイブレータ６３がMUX２９へ接続され、単
安定マルチバイブレータ６３への入力信号がオア
ゲート６５から与えられるのは注目すべきことで
あろう。オアゲート６５への入力ライン５７とラ
イン６７から入る。上限スレツシホールド信号が
ライン５７上に印加されると、それはオアゲート
６５へも伝送され、それを通過して単安定マルチ
バイブレータを非安定側へ移す。単安定マルチバ
イブレータ６３の非安定側からの出力は、ライン
６９に伝えられ、MUX２９をライン６１上の信
号を受けられる状態にさせる。単安定マルチバイ
ブレータ６３がそのような状態のMUX２９を有
していないときに、バツフア２３から出たチヤン
ネル７１上の信号はMUX２９を通過することを
許される。
このシステムが“オフ”状態にある場合には、
そのことによつてアンドゲート２５をブロツク
し、キーボード１７からUART１５へと通るデ
ータ伝送ラインを通過不能にし、ユーザーは“オ
フ”信号すなわち“オフ”状態がにせであること
（これは多数の条件によつて生じうるものであ
る。）に気づくであろう。たとえば、低電圧状態
や信号線ノイズがフリツプ・フロツプ３９を“オ
フ”状態に置くことがある。また他の例を挙げれ
ば、コンポーネント不足がもとでUART１５は
信号を誤操作したり、フリツプ・フロツプ３９を
“オフ”状態に置くこともある。さらに他の例で
は、実際に何も必要ないときにスレツシホールド
回路は主コンピユータ１１から“オフ”状態をリ
クエストしたこともある。そして他の多くの理由
からユーザーは“オフ”状態が正常な状態ではな
いことに気づくであろう。かかる状況において、
ユーザーは、キーボード１７上にあるクリアコミ
ニユケーシヨンキー７３を押し下げることがで
き、すなわち、フアームウエアにクリアコミニユ
ケーシヨン機能を遂行するためのコード化された
信号を伝送させる（特別なキーの）一連のキー、
ストロークを介して、クリアコミニユケーシヨン
機能をもたらすことができる。キー７３の押し下
げに応答して信号群がチヤンネル７５の上に伝送
され、MUX１９を通つてチヤンネル７７を経て
デコーダ７９へ伝送される。デコーダ７９は実際
にはキーボードから到来した多くの信号をデコー
ドするために使用れるのであるが、しかしここで
の説明にとつては、１セツトの信号をデコードす
るのみである。好ましい実施例によるとデコーダ
７９はインテルコーポレーシヨンによつて製造さ
れたEPROM2716となつている。デコーダ７９か
らの出力はチヤンネル６７によつて伝送され、チ
ヤンネル８１を経てバツフア２３と４３の“クリ
ア”端子に伝達される。バツフア２３及び４３に
受けとられている“クリア”信号は、その時バツ
フア内にあるいつさいのデータをバツフアからク
リアする。同時にライン８１上にあるこの“クリ
ア”信号はフリツプ・フロツプ３９のためのリセ
ツト信号として作用する。“クリア”信号がライ
ン８１上にあると、フリツプ・フロツプ３９はそ
れを“オン”側に移されている。フリツプ・フロ
ツプ３９がそれの“オン”側に移されていると、
ライン２７上のブロツキング信号が取り除かれ、
このことによりアンドゲート２５は開いて、キー
ボード１７からそこを通るデータの流れを伝送す
る。
そのことによつてアンドゲート２５をブロツク
し、キーボード１７からUART１５へと通るデ
ータ伝送ラインを通過不能にし、ユーザーは“オ
フ”信号すなわち“オフ”状態がにせであること
（これは多数の条件によつて生じうるものであ
る。）に気づくであろう。たとえば、低電圧状態
や信号線ノイズがフリツプ・フロツプ３９を“オ
フ”状態に置くことがある。また他の例を挙げれ
ば、コンポーネント不足がもとでUART１５は
信号を誤操作したり、フリツプ・フロツプ３９を
“オフ”状態に置くこともある。さらに他の例で
は、実際に何も必要ないときにスレツシホールド
回路は主コンピユータ１１から“オフ”状態をリ
クエストしたこともある。そして他の多くの理由
からユーザーは“オフ”状態が正常な状態ではな
いことに気づくであろう。かかる状況において、
ユーザーは、キーボード１７上にあるクリアコミ
ニユケーシヨンキー７３を押し下げることがで
き、すなわち、フアームウエアにクリアコミニユ
ケーシヨン機能を遂行するためのコード化された
信号を伝送させる（特別なキーの）一連のキー、
ストロークを介して、クリアコミニユケーシヨン
機能をもたらすことができる。キー７３の押し下
げに応答して信号群がチヤンネル７５の上に伝送
され、MUX１９を通つてチヤンネル７７を経て
デコーダ７９へ伝送される。デコーダ７９は実際
にはキーボードから到来した多くの信号をデコー
ドするために使用れるのであるが、しかしここで
の説明にとつては、１セツトの信号をデコードす
るのみである。好ましい実施例によるとデコーダ
７９はインテルコーポレーシヨンによつて製造さ
れたEPROM2716となつている。デコーダ７９か
らの出力はチヤンネル６７によつて伝送され、チ
ヤンネル８１を経てバツフア２３と４３の“クリ
ア”端子に伝達される。バツフア２３及び４３に
受けとられている“クリア”信号は、その時バツ
フア内にあるいつさいのデータをバツフアからク
リアする。同時にライン８１上にあるこの“クリ
ア”信号はフリツプ・フロツプ３９のためのリセ
ツト信号として作用する。“クリア”信号がライ
ン８１上にあると、フリツプ・フロツプ３９はそ
れを“オン”側に移されている。フリツプ・フロ
ツプ３９がそれの“オン”側に移されていると、
ライン２７上のブロツキング信号が取り除かれ、
このことによりアンドゲート２５は開いて、キー
ボード１７からそこを通るデータの流れを伝送す
る。
同時に、ライン６７上の信号はオアゲート６５
に伝送され、この出力は単安定マルチバイブレー
タ６３をそれの不安定側へと移させる。単安定マ
ルチバイブレータ６３がその不安定側にあると、
単安定マルチバイブレータは信号をライン６９上
に供給し、MUX２９を開いてライン６１かライ
ン８３かのどちらかの信号を入れる。この例では
ライン６７上の信号はエンコーダ５９の“リクエ
スト オン”側へ伝送され、そしてこのことによ
りライン８３の信号群がMUX２９を通りまた
UART１５を通つて主コンピユータ１１へ伝え
られる。この後者の信号群は主コンピユータの中
でデコードされて“オン”信号がターミナルによ
つてリクエストされているということを知らせ
る。もし主コンピユータに積極的に応答さたいの
であれば“オン”信号をUART１５を通つてラ
イン３３上へ送るようにできよう。なおバツフア
２３と４３、それにフリツプ・フロツプ３９とを
リセツトすることに加えて、このシステムでは
“オン”信号をリクエストし、その結果、ニセ信
号が加らかの理由で発生したりまた再発した場合
に、主コンピユータからのこの“オン”信号でそ
の状態を除去することもできよう。
に伝送され、この出力は単安定マルチバイブレー
タ６３をそれの不安定側へと移させる。単安定マ
ルチバイブレータ６３がその不安定側にあると、
単安定マルチバイブレータは信号をライン６９上
に供給し、MUX２９を開いてライン６１かライ
ン８３かのどちらかの信号を入れる。この例では
ライン６７上の信号はエンコーダ５９の“リクエ
スト オン”側へ伝送され、そしてこのことによ
りライン８３の信号群がMUX２９を通りまた
UART１５を通つて主コンピユータ１１へ伝え
られる。この後者の信号群は主コンピユータの中
でデコードされて“オン”信号がターミナルによ
つてリクエストされているということを知らせ
る。もし主コンピユータに積極的に応答さたいの
であれば“オン”信号をUART１５を通つてラ
イン３３上へ送るようにできよう。なおバツフア
２３と４３、それにフリツプ・フロツプ３９とを
リセツトすることに加えて、このシステムでは
“オン”信号をリクエストし、その結果、ニセ信
号が加らかの理由で発生したりまた再発した場合
に、主コンピユータからのこの“オン”信号でそ
の状態を除去することもできよう。
以上説明からわかるように、このシステムは主
コンピユータからの“オン”信号か“オフ”信号
かのいずれかを検知するためのものであり、主コ
ンピユータが何の状態をリクエストしているのか
を記憶するためのものであり、主コンピユータが
“オフ”状態をリクエストしたときに、キーボー
ドからの伝送路をブロツクするためのものであ
り、デイスプレイ装置への伝送路中にあるバツフ
アがオーバーロードになつたとき“オフ”信号状
態をリクエストするためのものであり、デイスプ
レイ装置への伝送路中にあるバツフアが低スレツ
シホールドを下まわつたとき“オン”信号状態を
リクエストするためのものであり、キーボードか
らのクリアコミニユケーシヨン操作―このクリア
コミニユケーシヨン操作により各伝送路のバツフ
アをリセツトしかつフリツプ・フロツプをリセツ
トし（およびキーボードから主コンピユータへの
伝送路をブロツク解除し）そして加えて主コンピ
ユータが“オン”信号を供給することをリクエス
トするための信号が供給される―を行なうための
ものである。さらにつぎのこともわかるであろ
う。つまり、このシステムがバツフア２３および
４３をクリアしておくならばその結果、伝送路が
開路されるときにバツフア２３が関係している限
りそこを通るデータの伝送にトラブルは生じなく
なるであろうし、また、バツフア４３が関係して
いる限りそこを通る情報の受けとりにも問題は生
じない、ということである。また、ユーザーがそ
もそもバツフア４３の内容がにせ状態を引きおこ
したことに気づきうることもわかるであろう。
コンピユータからの“オン”信号か“オフ”信号
かのいずれかを検知するためのものであり、主コ
ンピユータが何の状態をリクエストしているのか
を記憶するためのものであり、主コンピユータが
“オフ”状態をリクエストしたときに、キーボー
ドからの伝送路をブロツクするためのものであ
り、デイスプレイ装置への伝送路中にあるバツフ
アがオーバーロードになつたとき“オフ”信号状
態をリクエストするためのものであり、デイスプ
レイ装置への伝送路中にあるバツフアが低スレツ
シホールドを下まわつたとき“オン”信号状態を
リクエストするためのものであり、キーボードか
らのクリアコミニユケーシヨン操作―このクリア
コミニユケーシヨン操作により各伝送路のバツフ
アをリセツトしかつフリツプ・フロツプをリセツ
トし（およびキーボードから主コンピユータへの
伝送路をブロツク解除し）そして加えて主コンピ
ユータが“オン”信号を供給することをリクエス
トするための信号が供給される―を行なうための
ものである。さらにつぎのこともわかるであろ
う。つまり、このシステムがバツフア２３および
４３をクリアしておくならばその結果、伝送路が
開路されるときにバツフア２３が関係している限
りそこを通るデータの伝送にトラブルは生じなく
なるであろうし、また、バツフア４３が関係して
いる限りそこを通る情報の受けとりにも問題は生
じない、ということである。また、ユーザーがそ
もそもバツフア４３の内容がにせ状態を引きおこ
したことに気づきうることもわかるであろう。
クリアコミニユケーシヨンキーに関する上述の
説明および図面のほかに、そこに記述されたよう
にクリアコミニユケーシヨン機能は正しい命令デ
ータをフアームウエアの中に記憶しておくことに
よりそしてたとえば一連のキー操作によつてそこ
から同じデータを呼び出すことにより成し遂げら
れることができることも理解できよう。かかる応
用はこの発明の概念内に含まれる。
説明および図面のほかに、そこに記述されたよう
にクリアコミニユケーシヨン機能は正しい命令デ
ータをフアームウエアの中に記憶しておくことに
よりそしてたとえば一連のキー操作によつてそこ
から同じデータを呼び出すことにより成し遂げら
れることができることも理解できよう。かかる応
用はこの発明の概念内に含まれる。
図面は、本発明の図式的ブロツクダイアグラム
であり、 １１は、主コンピユータ、１３はチヤンネル、
１５はUART、１７はキーボード、１９及び２
９はマルチプレクサ、２３及び４３はバツフア、
２５はアンド（論理積）ゲート、３１はコンパレ
ータ、３９はフリツプ・フロツプ、４９はスクリ
ーンメモリ、５５はデイスプレイ装置、５９はエ
ンコーダ、６３はワンシヨツトマルチバイブレー
タ、６５はオウ（論理和）ゲート。
であり、 １１は、主コンピユータ、１３はチヤンネル、
１５はUART、１７はキーボード、１９及び２
９はマルチプレクサ、２３及び４３はバツフア、
２５はアンド（論理積）ゲート、３１はコンパレ
ータ、３９はフリツプ・フロツプ、４９はスクリ
ーンメモリ、５５はデイスプレイ装置、５９はエ
ンコーダ、６３はワンシヨツトマルチバイブレー
タ、６５はオウ（論理和）ゲート。
Claims (1)
- 【特許請求の範囲】 １ 出力手段メモリとキーボード手段とを含むデ
ータ出力手段を備えたデータターミナルシステム
であつて、このデータターミナルシステムは、デ
ータ信号を主データプロセツサから受けとりかつ
データ信号を主データプロセツサへ送出するよう
に形成されており、前記主データプロセツサはコ
ード化された“オン”信号および“オフ”信号を
前記データターミナルシステムへ伝送して前記デ
ータターミナルシステムが信号を前記主データプ
ロセツサへ送出するようにまたはしないように制
御し前記データターミナルシステムと前記データ
プロセツサとの間の通信路を選択的にクリアおよ
びブロツクするための回路装置において、並列信
号を直列信号に変換し、かつ選択的に、直列信号
を並列信号に変換するように形成され、前記デー
タプロセツサから信号を受けとりかつ前記主デー
タプロセツサへ信号を送るように結合されている
双方向変換手段と、“クリア”信号に応答してク
リアされるように形成され信号を表示のために出
力手段メモリへ伝送すべく前記出力手段メモリに
接続された第１信号バツフア手段と、前記第１バ
ツフア手段へ信号を通過しまた前記“オン”また
は“オフ”信号の存在を検出するために前記信号
をモニタするために前記双方向信号変換手段およ
び前記第１バツフア手段に接続されたモニタ信号
手段を含む第１の論理回路と、前記キーボードに
接続されたキーボード回路手段と、“クリア”信
号に応答してクリアされるために形成され前記キ
ーボードから信号を受けとりかつその信号をさら
に伝送するために蓄積するように、前記キーボー
ド回路手段に接続する第２の信号バツフア手段
と、前記第１の論理回路と前記第２のバツフア手
段と前記双方向信号変換手段とに接続されデータ
信号を前記主データプロセツサに前記双方向信号
変換手段を通して選択的に通過せしめる第２の論
理回路と、前記キーボード回路手段から前記第１
および第２のバツフア手段と前記第１の論理回路
とに接続されこれにより前記キーボード回路手段
からの“クリアコミニユケーシヨン”信号に応答
して“クリア”信号を前記第１および第２のバツ
フア手段へ伝送して前記バツフア手段をクリアに
し、かつ、前記モニタ信号手段が“オフ”状態に
あるときには“リセツト”信号を前記第１論理回
路へ伝送して前記モニタ信号手段を“オン”状態
にリセツトする第３の回路手段とを組み合わせで
構成されていることを特徴とする回路装置。 ２ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするため回路装置
において、前記第１の論理回路が、前記“オン”
信号および選択的に前記“オフ”信号の存在を検
出するためのコンパレータ手段を含むことを特徴
とする特許請求の範囲第１項に記載の回路装置。 ３ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置において、前記モニタ信号手段が、前記コンパ
レータ手段に接続された双安定回路を含むことを
特徴とする特許請求の範囲第２項に記載の回路装
置。 ４ データターミナルシステム内にある通信路を
選択的にクリア及びブロツクするための回路装置
において、前記第２論理回路が、前記第２バツフ
ア手段に接続された出力手段ならびにブロツク信
号を受ける入力手段および前記モニタ信号手段が
“オフ”信号を検出したとき前記第１の論理回路
からブロツク信号を受けるべく前記第１の論理回
路に接続されたもう１つの入力手段を備えたアン
ドゲートを含むことを特徴とする特許請求の範囲
第１項に記載の回路装置。 ５ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置において、前記キーボード回路が第１・第２信
号路およびこれに接続されるマルチプレクサ手段
を含むこと、かつ、前記第２信号バツフア手段が
前記マルチプレクサを介して前記第１信号路に接
続され、そして前記第３回路手段が前記マルチプ
レクサを介して前記第２信号路に接続されている
ことを特徴とする特許請求の範囲第１項に記載の
回路装置。 ６ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置において、前記第３回路手段が信号デコーダ手
段を含むことを特徴とする特許請求の範囲第１項
に記載の回路装置。 ７ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置において、前記第２の論理回路が信号エンコー
ダ手段を含むこと、かつ、前記第３回路手段から
の信号に応答して前記エンコーダ手段が前記主デ
ータプロセツサに対して前記データプロセツサに
“オン”信号を発生することを要求するリクエス
ト信号を送ることを特徴とする特許請求の範囲第
１項に記載の回路装置。 ８ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置において、前記第１信号バツフア手段が、前記
第１信号バツフア手段内に蓄積されたデータがス
レツシホールド上限値を超えたときにオーバーロ
ード信号を発生する手段を含むこと、かつ、前記
第２論理回路が、前記主データプロセツサからの
“オフ”信号に応答しおよびそれを要求するよう
に形成されていることを特徴とする特許請求の範
囲第１項に記載の回路装置。 ９ データターミナルシステム内にある通信路を
選択的にクリアおよびブロツクするための回路装
置おいて、前記第１信号バツフア手段が、前記第
１信号バツフア手段内に蓄積されたデータがスレ
ツシホールド下限値を下まわつたときにアンダー
ロード信号を発生する手段を含むこと、かつ、前
記第１信号バツフア手段が前記アンダーロード信
号を前記第２の論理回路に伝送すべし前記第２の
論理回路に接続されており、このことによつて前
記第２の論理回路が前記主データプロセツサから
の“オン”信号に応答しおよびそれを要求するよ
うに形成されていることを特徴とする特許請求の
範囲第１項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/551,010 US4639891A (en) | 1983-11-14 | 1983-11-14 | Signals path control circuitry for a data terminal |
| US551010 | 1983-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117358A JPS60117358A (ja) | 1985-06-24 |
| JPH0149976B2 true JPH0149976B2 (ja) | 1989-10-26 |
Family
ID=24199457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240395A Granted JPS60117358A (ja) | 1983-11-14 | 1984-11-14 | データターミナル用の信号路制御回路 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4639891A (ja) |
| EP (1) | EP0142445B1 (ja) |
| JP (1) | JPS60117358A (ja) |
| KR (1) | KR900006944B1 (ja) |
| AU (1) | AU569556B2 (ja) |
| BR (1) | BR8405799A (ja) |
| CA (1) | CA1221768A (ja) |
| DE (1) | DE3484264D1 (ja) |
| DK (1) | DK541284A (ja) |
| FI (1) | FI844449L (ja) |
| GR (1) | GR80897B (ja) |
| IE (1) | IE56891B1 (ja) |
| MX (1) | MX158348A (ja) |
| ZA (1) | ZA848814B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639891A (en) * | 1983-11-14 | 1987-01-27 | Digital Equipment Corporation | Signals path control circuitry for a data terminal |
| US5465366A (en) * | 1993-09-03 | 1995-11-07 | Energy Concepts, Inc. | Power control module for computer monitors |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3693166A (en) * | 1970-09-21 | 1972-09-19 | Searle Medidata Inc | Data interpretation terminal |
| US4031518A (en) * | 1973-06-26 | 1977-06-21 | Addressograph Multigraph Corporation | Data capture terminal |
| GB1478363A (en) * | 1974-07-30 | 1977-06-29 | Mullard Ltd | Data transmission systems |
| NL7608165A (nl) * | 1976-07-23 | 1978-01-25 | Philips Nv | Inrichting voor het besturen van informatie- stromen. |
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| US4245343A (en) * | 1978-09-22 | 1981-01-13 | Data Line Corporation | Automatic shunt device |
| US4405978A (en) * | 1979-06-25 | 1983-09-20 | Honeywell Information Systems Inc. | Microprocessor based computer terminal |
| DE3069365D1 (en) * | 1979-10-09 | 1984-11-08 | Burroughs Corp | Data communications controller |
| US4365293A (en) * | 1980-03-28 | 1982-12-21 | Pitney Bowes Inc. | Serial communications bus for remote terminals |
| US4460957A (en) * | 1981-08-12 | 1984-07-17 | International Business Machines Corporation | Self-pacing serial keyboard interface for data processing system |
| US4639891A (en) * | 1983-11-14 | 1987-01-27 | Digital Equipment Corporation | Signals path control circuitry for a data terminal |
-
1983
- 1983-11-14 US US06/551,010 patent/US4639891A/en not_active Expired - Fee Related
-
1984
- 1984-11-09 MX MX203340A patent/MX158348A/es unknown
- 1984-11-09 CA CA000467466A patent/CA1221768A/en not_active Expired
- 1984-11-09 GR GR80897A patent/GR80897B/el unknown
- 1984-11-12 ZA ZA848814A patent/ZA848814B/xx unknown
- 1984-11-12 EP EP84402282A patent/EP0142445B1/en not_active Expired - Lifetime
- 1984-11-12 DE DE8484402282T patent/DE3484264D1/de not_active Expired - Fee Related
- 1984-11-13 KR KR1019840007093A patent/KR900006944B1/ko not_active Expired
- 1984-11-13 FI FI844449A patent/FI844449L/fi not_active Application Discontinuation
- 1984-11-13 IE IE2916/84A patent/IE56891B1/en not_active IP Right Cessation
- 1984-11-13 AU AU35392/84A patent/AU569556B2/en not_active Ceased
- 1984-11-13 BR BR8405799A patent/BR8405799A/pt unknown
- 1984-11-14 JP JP59240395A patent/JPS60117358A/ja active Granted
- 1984-11-14 DK DK541284A patent/DK541284A/da not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CA1221768A (en) | 1987-05-12 |
| IE842916L (en) | 1985-05-14 |
| JPS60117358A (ja) | 1985-06-24 |
| KR900006944B1 (ko) | 1990-09-25 |
| KR850004823A (ko) | 1985-07-27 |
| BR8405799A (pt) | 1985-09-17 |
| DK541284D0 (da) | 1984-11-14 |
| FI844449A7 (fi) | 1985-05-15 |
| FI844449L (fi) | 1985-05-15 |
| DK541284A (da) | 1985-05-15 |
| AU3539284A (en) | 1985-05-23 |
| ZA848814B (en) | 1985-10-30 |
| AU569556B2 (en) | 1988-02-04 |
| GR80897B (en) | 1985-01-28 |
| EP0142445A2 (en) | 1985-05-22 |
| US4639891A (en) | 1987-01-27 |
| EP0142445A3 (en) | 1987-08-19 |
| MX158348A (es) | 1989-01-26 |
| IE56891B1 (en) | 1992-01-15 |
| EP0142445B1 (en) | 1991-03-13 |
| DE3484264D1 (de) | 1991-04-18 |
| FI844449A0 (fi) | 1984-11-13 |
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