JPH01501590A - サーマルイメージセンサのためのパラレルプロセッサモジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、赤外線検知の分野に関し、より詳細には、サーマルイメージセンサ からの出力を処理する方法及び装置に関する。

２、　関連技術の説明 要素赤外線検出器は、１−１５μｍの波長を有する電磁放射線の存在を検知すべ く飛翔体及び暗視装置システムに関して、しばしば使用される。これらの検出器 は、材料に赤外線が当たったときその材料の電気伝導性が変わるという光伝導性 の原理によってしばしば動作する。そのような検出器は、しばしば水銀カドニウ ムテルルから製造されるが、ＣｄＴｅやＣｄＳｅ等の他の材料もまた使用される 。

要素赤外線検出器のアレイは、検出器が物体空間によって発生されたエネルギを 検知する要素システムにおいて使用されるが、さらにサーマルイメージシステム においても使用される。電荷結合デバイス（ＣＣＤ）を使用するイメージシステ ムにおいては、要素検出器は自由電荷キャリアを生成するが、そのキャリアはＣ ＣＤ構造に注入され、タイムディレィインテグレーションや並列から直列への走 査変換を使用して処理される。フォワードルッキング （ｆｏｒｗａｒｄ　ｌｏｏｋｉｎｇ）赤外（”ＦＬＩＲ”）イメージセンサ等の リアルタイムのサーマルイメージセンサにおいては、可動ミラーは要素検出器の アレイを横切る物体空間によって放射された放射線を走査するのに使用され、そ の一時的出力は物体空間からのサーマル放射の２次元表示を形成する。検出器ア レイにおける要素検出器の出力を処理するためにサーマルイメージシステムは、 電気的にマルチプレクサに接続された多重チャネルの並列信号処理装置をしばし ば使用する。マルチプレクサは、チャネルの出力を単一な直列出力に変換するの に使用される。良好な雑音指数、良い変調伝達関数、直線的位相応答、さらに大 形のイメージシステムに必要な良い過渡応答の組合せを提供するプロセッサは、 概して複雑であり、多くの部品を有し、さらに概して電力消費量が大きい。この ことは、特に１００以上の検出器素子を持つイメージシステムについて言える。

発明の摘要 本発明の好ましい実施例によれば、サーマル検出器アレイからの複数の並列入力 信号を直列出力信号に変換する装置が提供される。前記装置は、入力信号を複数 の電流信号に変換する変換器回路を具備する。また、インテグレーション回路が 一定時間、電流信号を総合すべく提供される。前記インテグレーション回路は、 電流信号に応答して複数の電圧信号を発生すべく動作する。また、蓄積回路が前 記イン≠グレーシジン回路によって発生された複数の電圧に比例する複数の記憶 信号を発生して蓄積すべく提供される。さらに、多重化回路が提供され、前記蓄 積回路によって発生された記憶信号から直列出力信号を発生すべく動作する。

図面の簡単な説明 本発明の様々な利点が、次の明細書を読み、さらに次の図面を参照することによ って当業者に明らかになる。

第１図は、本発明のパラレルプロセッサモジュールの路線図である。

好ましい実施例の説明 第１図において、パラレルプロセッサモジニール１ｏが、検出器アレイを形成す る複数の要素検出器１１の出力を処理すべく示される。パラレルプロセッサモジ ニール１０は、マルチプレクサ１４に電気的に連絡する複数のシグナルプロセッ サチャネル１２を具備する。前記シグナルプロセッサチャネル１２のそれぞれは 前記検出器アレイ内の１つの要素検出器１１からの出力を受ける。ただ２つのシ グナルプロセッサチャネル１２が第１図に示されているが、同様のシグナルプロ セッサチャネルが前記検出器アレイ内のそれぞれの要素検出器に関連づけられる 。前記マルチプレクサ１４は、それぞれのシグナルプロセッサチャネル１２から の出力を連続的にサンプリングし、その出力を下流の電子回路に連絡されたアン ブリファイア１６に直列に送る。前記アンブリファイア１６は、大きな負荷の入 力と小さい出力インピーダンスを供給することによって前記マルチプレクサ１４ を前記下流の電子装置から分離する。前記アンブリファイア１６はＢｕｒｒＢｒ ｏｗｎによって製造されたモデルＮｏ、３５５１であるが、他の適当なアンブリ ファイアも使用される。

前記シグナルプロセッサチャネル１２のそれぞれが、結合コンデンサ２０を介し て要素検出器に連絡するプレアンブリファイア１８を含む。前記プレアンブリフ ァイア１８は、信号雑音比を大きく低下させないで前記要素検出器によって発生 された信号レベルを増加するのに使用される。前記プレアンブリファイア１８は 、共通モジュールのプレアンブリファイアであるが、他の適当なプレアンブリフ ァイアも使用される。前記結合コンデンサ２０は、前記プレアンブリファイア１ ８の動作に関して前記要素検出器を駆動するのに要する比較的大きなバイアス電 圧の影響を減らすのに使用される。前記結合コンデンサ２０は、概して、４７ｍ ｆｄのキャパシタンスを有するが他の適当な値も使用される。

前記プレアンブリファイア１８の出力は、結合コンデンサ２４を介して、可変利 得の相互コンダクタンスアンブリファイア２２に送られる。前記相互コンダクタ ンスアンブリファイア２２は、前記プレアンブリファイア１８によって供給され た電圧をそれに比例した電流に変換するのに使用される。

前記アンブリファイア２２は、最大で、約４ミリアンペア／ボルトの相互コンダ クタンスと４００ｋＨｚの帯域幅を有するが、前記プレアンブリファイア１８の 出力を電流信号に変換する他の適当な手段も使用される。前記結合コンデンサ１ ８は、前記プレアンブリファイア１８によって送られた信号からＤＣバイアスを 除くのに使用される。前記キャパシタ２４のキャパシタンスは概して４７ｍｆｄ であるが、他の適当な値も使用される。

前記相互コンダクタンスアンブリファイア２２によって発生された電流信号を総 合するためにインテグレーションキャパシタ２６が提供される。該インテグレー ションキャパシタ２６は、所定の総合期間の間、前記相互コンダクタンスアンブ リファイア１８によって送られた電流の総合に比例する量の電荷を蓄積するのに 使用される。前記総合期間は、５０パーセントと１００パーセントの間の滞在時 間（すなわち、走査速度によって分割された検出器素子の幅）に選択され、該し て、１０マイクロ秒の持続時間を持つ。前記インテグレーションキャパシタ２６ は、１００ｐｆのキャパシタンスを持つが、電流信号を前記相互コンダクタンス アンブリファイア２２から総合する他の適当な手段も使用される。

前記総合期間の最後における前記インテグレーションキャパシタ２６に関する電 圧に比例する電圧信号を記憶するために、蓄積キャパシタ２８が使用される。前 記蓄積キャパシタ２８は、伝達ゲート３０を介して前記インテグレーションキャ パシタ２６に電気的に連絡する。前記伝達ゲート３０は、前記インテグレーショ ンキャパシタ２６を前記蓄積キャパシタ２８に選択的に結合すべくスイッチとし て動作する。前記伝達ゲー）３０は、並列に配置されたｎチャネルとｐチャネル のＭＯＳ）ランジスタから形成されるが、他の適当なスイッチも使用される。前 記伝達ゲート３０が前記総合期間の終わりに閉じられた時、電流が、前記インテ グレーションキャパシタ２６から前記蓄積キャパシタ２８に、前記キャパシタ２ ６と２８との電荷が実質的に等しくなるまで流れる。

前記伝達ゲート３０は、その後オーブンになり、前記インテグレーションキャパ シタ２６が次の総合期間の間充電される。前記蓄積キャパシタ２８の出力はその 後前記マルチプレクサ１４によってサンプリングされ、前記相互コンダクタンス アンブリファイア２２からの電流が総合される。前記モジュール１０の能力を増 す為に、前記蓄積キャパシタ２８のキャパシタンスと前記伝達ゲート３０の抵抗 とのＲＣ時定数は、前記マルチプレクサ１４のサンプリング時間に関して比較的 小さくする必要がある。前記蓄積キャパシタ２８のキャパシタンスは１０ｐｆで あるが、前記総合期間の終わりに前記インテグレーションキャパシタ２６の電圧 に比例する信号を記憶する他の適当な手段も使用される。

前記シグナルプロセッサチャネル１２のそれぞれは、さらに各総合期間の初めに 前記インテグレーションキャパシタ２６をリセットすべく動作するリセットスイ ッチ３２を含む。

前記リセットスイッチ３２は、総合に先だって、前記インテグレーションキャパ シタ２６に蓄積された電荷を零電位に放電可能にする。前記リセットスイッチ３ ２の抵抗と前記前記インテグレーションキャパシタ２６のキャパシタンスから形 成されたＲＣ時定数は、前記モジュール１０の能力を増大すべく、前記総合時間 に比較して小さくする必要がある。

前記蓄積キャパシタ２８からの出力を緩衝するために、バッファアンブリファイ ア３４が提供される。前記バッフ７アンプリファイア３４は、前記キャパシタ２ ８を前記マルチプレクサ１４から電気的に分離すべく大きな入力インピーダンス を有している。

前記バッフ７アンプリフアイア３４からの出力は、上述された方法で動作する前 記マルチプレクサ１４に送られる。

本発明の動作を例示するために、限定されない例を上げる。

２０の前記要素検出器１１からの出力は、２０個のシグナルプロセッサチャネル １２に送られ、各チャネルは相互コンダクタンスアンブリファイア１８と結合コ ンデンサ２０及び２４を有する。前記チャネル１２のそれぞれの前記インテグレ ーションキャパシタ２６は前記各相互コンダクタンスアンブリファイア２２の出 力によって充電され、その間、前記伝達ゲート３０と前記リセットスイッチ３２ がオーブンとなる。

適当なインテグレーション時間の後で、前記伝達ゲート３０が閉じ、前記インテ グレーションキャパシタ２６に関する電荷の一部が前記各蓄積キャパシタ２８に 送られる。前記伝達ゲート３０は、前記インテグレーションキャパシタ２６と前 記蓄積キャパシタ２８に関する電圧が実質的に等しくなった後、オーブンとなり 、前記キャパシタ２６と２８との間にさらなる電荷移動が起こらないようにする 。前記それぞれのシグナルプロセッサチャネル１２の前記リセットスイッチ３２ は、その後火のインテグレーションサイクルに先だって前記インテグレーション キャパシタ２６を放電すべく閉じる。前記インテグレーションキャパシタ２６が 放電した後、前記リセットスイッチ３２がオーブンとなり、新たなインテグレー ションサイクルが始まる。前記インテグレーションキャパシタ２６の充電中、前 記蓄積キャパシタ２８の出力は、前記ノ（ッファ３４を介して前記マルチプレク サ１４に送られる。前記マルチプレクサ１４は、その後、多重化された信号を前 記アンブリファイア１６に供給すべく、前記）＜・ノフ７３４（７）−れぞれか らの出力を連続的にサンプリングする。

本発明は、１つの特定された実施例に関して述べられたが、明細書、図面及び次 の請求の範囲を検討すれば当業者によって他の変更が可能となる。

国際！ｌｌｌ！査報告 ＋ｍｗｓａ″ＭＩＡ＃ｄｃｍｔｅｌｌＬ　ＰＣＴ／ｖｓ　８７１０二ＯＣ４２

Claims (20)

【特許請求の範囲】
1. １．要素検出器アレイからの複数の並列入力信号を直列出力信号に変換する装置 であって、 前記入力信号を複数の電流信号に変換する変換手段と、前記電流信号のそれぞれ を所定の時間総合して前記電流信号に応答して複数の重圧を発生すべく動作可能 なインテグレーション手段と、 前記インテグレーション手段によって発生された前記複数の電圧に比例する複数 の記憶信号を発生して蓄積すべく動作可能な蓄積手段と、 前記直列出力信号を発生すべく前記記憶信号を多重化する手段とを具備する装置 。
2. ２．前記変換手段が複数の相互コンダクタンスアンプリフアイアを具備する請求 の範囲第１項に記載の装置。
3. ３．前記インテグレーション手段が複数の第１キャパシタを具備する請求の範囲 第１項に記載の装置。
4. ４．前記蓄積手段が、複数の伝達ゲートを介して、前記複数の第１キャパシタに 電気的に連絡する複数の第２キャパシタを具備する請求の範囲第３項に記載の装 置。
5. ５．前記多重化手段が、前記記憶信号を前記直列出力信号に変換すべく動作可能 なマルチプレクサを具備する請求の範囲第１項に記載の装置。
6. ６．前記複数の入力信号を増幅すべく前記変換手段に電気的に連絡する手段をさ らに具備する請求の範囲第１項に記載の装置。
7. ７．前記蓄積手段の出力を緩衝すべく前記多重化手段と電気的に連絡する手段を さらに具備する請求の範囲第１項に記載の装置。
8. ８．複数の並列入力信号を直列出力信号に変換する装置であって、 それぞれが前記並列入力信号の１つを受信し、少なくとも１つが前記並列入力信 号の１つを受信すべく動作可能な相互コンダクタンスアンプリファイアと前記相 互コンダクタンスアンプリファイアの出力を総合するインテグレーション回路と 、前記インテグレーション回路の出力に比例する電圧を蓄積する蓄積回路とを具 備する複数のシグナルプロセッサチャネルと、 前記直列出力信号を提供すべく動作可能なように前記シグナルプロセッサチャネ ルのそれぞれに電気的に連絡するマル．チプレクサ回路とを具備する装置。
9. ９．前記相互コンダクタンスアンプリファイアが、前記入力信号の１つを受信す べく動作可能なプレアンプリファイアに電気的に連絡する請求の範囲第８項に記 載の装置。
10. １０．前記インテグレーション回路が伝達ゲートを介して前記蓄積回路に電気的 に連絡するキャパシタを具備する請求の範囲第９項に記載の装置。
11. １１．前記蓄積回路が、蓄積キャパシタを具備する請求の範囲第１０項に記載の 装置。
12. １２．前記シグナルプロセッサチャネルの少なくとも１つが、前記蓄積キャパシ タと前記マルチプレクサ回路との間に電気的分離を提供すべく動作可能なバッフ ァをさらに具備する請求の範囲第１１項に記載の装置。
13. １３．前記シグナルプロセッサチャネルの少なくとも１つが、前記インテグレー ションキャパシタに関する電荷を選択的に放電すべく動作可能なリセットスイッ チをさらに具備する請求の範囲第１２項に記載の装置。
14. １４．要素検出器アレイからの並列出力を直列信号に変換する方法であって、 前記並列出力を、少なくとも１つが相互コンダクタンスアンプリファイアと、前 記相互コンダクタンスアンプリファイアに電気的に連絡するインテグレーション 回路と、前記インテグレーション回路に電気的に連絡する蓄積回路とを具備する 複数のシグナルプロセッサチャネルに送り、前記直列信号を発生すべく、マルチ プレクサによって前記シグナルプロセッサチャネルからの出力を連続的にサンプ リングする工程を具備する方法。
15. １５．前記インテグレーション回路が、前記相互コンダクタンスアンプリファイ アに電気的に連絡するインテグレーションキャパシタを具備する請求の範囲第１ ４項に記載の方法。
16. １６．前記蓄積回路が、伝達ゲートを介して、前記インテグレーション回路に電 気的に連絡する蓄積キャパシタを具備する請求の範囲第１４項に記載の方法。
17. １７．前記シグナルプロセッサチャネルの少なくとも１つが、前記蓄積キャパシ タを前記マルチプレクサから電気的に分離すべく動作可能なバッファをさらに具 備する請求の範囲第１４項に記載の方法。
18. １８．前記シグナルプロセッサチャネルの少なくとも１つが、前記インテグレー ション回路から電荷を選択的に放電すべく動作可能なリセットスイッチをさらに 具備する請求の範囲第１４項に記載の方法。
19. １９．前記マルチプレクサの出力を緩衝する付加的工程をさらに具備する請求の 範囲第１４項に記載の方法。
20. ２０．前記相互コンダクタンスアンプリファイアの出力を所定の時間、総合し、 前記蓄積回路が前記所定の時間の終わりに、前記インテグレーション回路の出力 電圧に比例するレベルの電圧を保持可能にすべく前記蓄積回路と前記インテグレ ーション回路との間の伝達ゲートを閉じ、 前記インテグレーション回路から前記蓄積回路への電荷の移動を防ぐために前記 伝達ゲートを開き、前記インテグレーション回路を放電する付加的工程を具備す る請求の範囲第１４項に記載の方法。