JPH01502468A - Ｔｔｌコンパチブルｃｍｏｓ入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＴＴＬコンパチブルＣＭＯ３入力回路 発明の技術分野 本発明はＣＭＯ３装置に用いるＴＴＬコンパチブル入力回路に関するものである 。

発明の背景 従来のＣＭＯ３装置用のＴＴＬコンパチブル入力回路としては第１図に示すもの が代表的である。これら装置Ｑ１（Ｐ型ＭＯ３ＦＥＴ）及びＱ２（Ｎ型ＭＯ３Ｆ ＥＴ）は特定の供給電圧Ｖｃｃに対し釣合いを取るようにする必要がある。即ち 、トランジスタＱ１のゲートの幅に対する長さの比をトランジスタＱ２のゲート の幅に対する長さの比に対し調枯して任意の特定の供給電圧に対する所望の結果 を得るようにする必要がある。

入力ノード１０における最小高論理ＴＴＬ入力電圧（ＹＩＭ）を（信頼し得る設 計の目的で推定する必要のある）２．１Ｖとする場合には、（トランジスタＱ２ が“オン”状態にあるか、又は“オフ”状態にあるかに無関係に）トランジスタ Ｑ１が常時導通状態となり、かつ、１２Ｖの供給電圧に対し、トランジスタＱ２ が“オン”状態に場合に供給電流の流出は約６０μＡ（又は回路の速度要求に応 じてそれ以上）となる。トランジスタＱ２に対し、トランジスタＱ１からの電流 をシンクすると共に■、・２．１ｖで出力を接地駆動するためには、トランジス タＱ２を極めて太き（する必要がある。

第１図の従来の回路によれば、供給ライン電圧のシフトのため（ゲートの寸法の 所要比が上記ライン電圧に依存するため）、トランジスタＱ２の面積を比較的大 きくするほかに、直流供給電流を比較的高（すると共に伝搬遅延を比較的長くす る必要がある。

コーエン等による米国特許第４．３５０．７１０号には電界効果トランジスタ型 インバータを用い、そのＮチャネルを第１電流ミラーの１部分とし、そのＰチャ ネルを第２電流ミラーの１部分とするＴＴＬとＣＭＯＳとのインターフェース回 路が記載されている。この際、インバータの出力を電流ミラーに対する基準信号 入力とする。又、２つの電流ミラー回路の各制御分路の電流源を可変として、入 力信号の変動を補償すると共にインバータを製造公差に対し補償し得るようにす る。

又、アルグツド等による米国特許第４．４７２，６４７号にはＣＭＯＳ又はＴＴ Ｌレベル入力信号を受けるように設計した回路に電流ミラー回路を用いることが 記載されている。これら特許のいずれにも以下に説明する本発明による回路は記 載されていない。

発明の概要 かかる従来の回路の問題点は本発明によるＴＴＬコンパチブルＣＭＯ３入力回路 によって解決することができる。

バンドギャップその他の電圧調整手段を用いて直列電流制限抵抗に定電流を流す ようにする。即ち、かかる定電流を１つ以上の本発明回路に供給する。既知のよ うな電流ミラー状に接続された一連のＭＯ３型電界効果トランジスタ対を用いて 供給電圧の変動に無関係な入力“ターンオン”及び“ターンオフ”レベルを供給 し得るようにする。一連の電流ミラー回路の１つを用いてほぼ１００μＡの比で 出力負荷容量を充電するが、入力トランジスタを用いてほぼ同一速度で同一負荷 を放電し得るようにする。かかる配置によってシステムの給電から低電力を消費 しながら、平衡型高速回路を提供することができる。その理由は２つの（充電及 び放電）トランジスタのうちの１つのみが１度に電流を流すからである。

本発明の目的は改善した（減少した）伝搬遅延を有するＴＴＬコンパチブルＣ￥ Ｏ８入力回路を提供せんとするにある。

本発明の他の目的は装置の寸法を改善した（小さくした）ＴＴＬコンパチブルＣ ＭＯ３入力回路を提供せんとするにある。

本発明の他の目的は電力源からの電流の流れを改善（低く）シ得るようにしたＴ ＴＬコンパチブルＣＭＯＳ入力回路を提供せんとするにある。

本発明の更に他の目的は広範囲の供給ライン電圧内で信頼し得るように作動する ＴＴＬコンパチブルＣＭＯ８入力回路を提供せんとするにある。

図面の簡単な説明 第１図は従来のＴＴＬコンパチブルＣＭＯ３入力回路を示す回路図、 第２図は本発明ＴＴＬコンパチブルＣＭＯ３入力回路の好適な例を示す回路図で ある。

発明を実施するための最良の形態 明細書中間一部分には同一符号を付して示す。

第２図に示す本発明入力回路においてはトランジスタＱ３、Ｑ５、Ｑ６及びＱ７ をＰチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置とし 、トランジスタＱ４、Ｑ８、Ｑ９及びＱＩＯをＮチャネルトランジスタ金属酸化 物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置とする。回路の入力端子２ ０をトランジスタＱ４及びＱ８のゲート電極に接続する。トランジスタＱ４及び Ｑ８のソース電極を接地する。トランジスタＱ４のドレイン電極をトランジスタ Ｑ３のドレイン電極に接続すると共に出力ノード２２に接続する。トランジスタ Ｑ８及びＱ９のドレイン電極をトランジスタ９のゲート電極、トランジスタＱＩ Ｏのゲート電極及びトランジスタＱ５のドレイン電極に接続する。トランジスタ Ｑ９及びＱＩＯによって電流ミラー回路Ｂを構成する。

トランジスタＱ３及びＱ５のソース電極をＶｃｃ１８、即ち、給電源に接続する 。トランジスタＱＩＯのソース電極を接地する。トランジスタＱＩＯのドレイン 電極をトランジスタＱ６のドレイン電極、トランジスタＱ６のゲート電極及びト ランジスタＱ３のドレイン電極に接続する。トランジスタＱ３Ｑ６によって電流 ミラー回路Ｃを構成する。

トランジスタＱ６のソース電極をＶＯＣｌ２、即ち、給電源に接続する。トラン ジスタＱ５のゲート電極をトランジスタカ端子３２に接続すると共に入力端子３ ０にも接続する。

この入力端子３０は定電流発生器３６の出力端子に接続する。トランジスタＱ７ のソース電極をＶｃｃ１８、即ち、給電源に接続する。トランジスタＱ５及びＱ ７によって電流ミラー回路Ａを構成する。

負荷容量３４、（点線で示す）を出力端子及び充電／放電ノード２２並びに接地 点１６の間に接続する。

定電流発生器３６を用いてＭＯ３ＦＥＴＱ７のソース電極に１〜５μＡの電流供 給し得るようにする。定電流発生器３６は、当業者に公知にように、直列限流抵 抗を有するバンドギャップ電圧調整器（又は他の多くの可能な形状のうちの１つ ）とすることができる。本発明ＴＴＬコンパチブルＣＭＯ３入力回路の回路接続 は上述した通りである。

発明の好適な実施例の作動 例えば、本発明の入力端子３０に接続された定電流発生器３６がトランジスタＱ ７を経て５μＡの定電流を供給するようにする場合には、トランジスタＱ７及び Ｑ５を具える第１電流ミラーＡを適宜調整して、トランジスタＱ７及びＱ５各々 のゲート電極の幅対長さの比を等しく（これらの比を１：１とする）して、トラ ンジスタＱ５にも５μＡの電流が流れるようにする。入力端子２０に現れる入力 論理電圧を低くしてトランジスタＱ４及びＱ８をターンオフする場合には、トラ ンジスタＱ５によって所望の５μＡの電子流をトランジスタＱ９のドレイン電極 に供給し得るようにする。

ＭＯ３型電界効果トランジスタＱ９及びＱ１０によって第２電流ミラー回路を構 成する。これがため、トランジスタＱ９及びＱＩＯのゲートの幅対長さの比が夫 々等しい場合には、トランジスタＱＩＯによって５μＡの電流をトランジスタＱ ６に供給し得るようにする。又、トランジスタＱ６及びＱ３によって第３電流ミ ラーＣを構成するがこの電流ミラーは僅かに相違する。即ち、これら両トランジ スタのゲートの寸法比を２０＝１とするため、トランジスタＱ３によって負荷容 量３４を充電するために１００μＡの電流を供給し得るようにする。１００μＡ の充電電流に対する電荷は接地点からコンデンサ３４及びトランジスタＱ３を経 て正の給電源、Ｖｃｃ１８に至る経路をたどるようになり、従って、充電コンデ ンサ３４はその接地側が負となり、上側が正となる。

ＭＯ３Ｏ３型電界効果トランジスタＱ４Ｑ８が入力端子２０の“高”論理信号に よってターンオンする場合・にはトランジスタＱ８によって所望の５μＡの電流 をトランジスタＱ５に供給し、トランジスタＱ５を分路してこれをターンオフし 、従って、トランジスタＱ９及びＱ１０をもターンオフする。トランジスタＱ６ をターンオフし、そのミラートランジスタＱ３をもターンオフする。従って、入 力ＭＯ８型電界効果トランジスタＱ４は負荷コンデンサ３４の両端間の低インピ ーダンス分路スイッチとなり、はぼ１００μＡの放電電流を負荷コンデンサ３４ に供給し得るようにする。

２つの高電流搬送トランジスタＱ３及びＱ４のうちの一方のみを任意時間にター ンオンするため、これら２つのトランジスタに流れる最大電流はこれらトランジ スタのいずれかに流れる電流以上とはならない。更に、コンデンサ３４の充電及 び放電電流はほぼ等しいため、充電及び放電時間もほぼ等しくなり、いずれの場 合にも伝搬遅延時間も等しいか又はこれにほぼ等しくすることができる。入力タ ーンオン及びターンオフ電圧は給電源Ｖｃｃ１８の変動に影響を受けない。その 理由は、ターンオン及びターンオフ電圧の双方、従って、定電流源３６により最 終的に制御された定電流を制御するからである。

本発明は上述した例にのみ限定されるものではなく、要旨を変化しない範囲内で 幾多の変更を加えることができることは勿論である。

国際調査報告　。Ｆ？ｌＩ＋Ｃｌ１７Ｖ（１，１６６

Claims (4)

【特許請求の範囲】
1. １．ＣＭＯＳ入力回路の出力端子に接続された主として容量性負荷に充電電流及 び放電電流を供給するＴＴＬコンパチブルＣＭＯＳ入力回路において、 前記容量性負荷に充電電流を供給する複数の電流ミラートランジスタ対回路を具 え、これら電流ミラートランジスタ対回路の各々は定電流入力端子及びミラー電 流端子を有し、複数の電流ミラートランジスタ対回路のうちの第１電流ミラート ランジスタ対回路の定電流入力端子を定電流発生器からの基準電流を受けるよう に接続し、前記電流ミラートランジスタ対回路の第２電流ミラートランジスタ対 回路の定電流入力端子を前記第１電流ミラートランジスタ対回路のミラー電流端 子に接続し、前記第２電流ミラートランジスタ対回路の前記複数の電流ミラート ランジスタ対回路の第３電流ミラートランジスタ対回路の定電流入力端子に接続 し、前記第３電流ミラートランジスタ対回路のミラー電流端子を前記負荷コンデ ンサに接続し、 他に、スイッチング回路を具え、このスイッチング回路を前記複数の電流ミラー トランジスタ対回路の少なくとも１つの電流ミラートランジスタ対回路を前記ス イッチング回路の入力端子におけるＴＴＬ論理レベルシフトに応答して第１状態 から第２状態に切換え前記第１状態を“オフ”又は“オン”状態の一方とし、前 記第２状態を“オン”状態及び“オフ”状態の他方とし、前記スイッチング回路 には第１及び第２出力端子を設け、このスイッチング回路の第１出力端子を前記 複数の電流ミラートランジスタ対回路の第２電流ミラートランジスタ対回路の定 電流入力端子に接続し、前記スイッチング回路の第２出力端子を前記複数の電流 ミラートランジスタ対回路の第３電流ミラートランジスタ対回路の電流ミラー端 子に接続して前記容量性負荷を放電するようにしたことを特徴とするＴＴしコン パチブルＣＭＯＳ入力回路。
2. ２．前記複数の電流ミラートランジスタ対回路は、第１及び第２ＭＯＳ型電界効 果トランジスタを具え、これら第１及び第２ＭＯＳ型電界効果トランジスタの双 方をＮ型及びＰ型の群から選択した単一型のトランジスタとし、電流ミラートラ ンジスタ対回路の第１ＭＯＳ型電界効果トランジスタのゲート電極をそのドレイ ン電極の接続すると共に第２ＭＯＳ型電界効果トランジスタのゲート電極に接続 するようにしたことを特徴とする請求項１に記載のＴＴＬコンパチブルＣＭＯＳ 入力回路。
3. ３．ＴＴＬ入力信号レベルをＣＭＯＳ回路の負荷を駆動するＣＭＯＳ回路信号レ ベルに変換するコンパチブル回路であって、ＣＭＯＳ回路負荷は主として容量性 負荷を具え、前記入力ＴＴＬ信号は２つの状態のうちの一方の状態を有するもの において、 前記容量性負荷を２つのＴＴＬ入力状態のうちの第１ＴＴＬ入力状態に応答して 充電し、この充電は複数の電流ミラー回路によって達成し、各電流ミラー回路は 各々をＮ型及びＰ型ＭＯＳ電界効果トランジスタから選定した単一型とし得るト ランジスタ対を具え、前記複数の電流ミラー回路の各々は定電流入力端子及びミ ラー電流端子を有し、第１電流ミラー回路の定電流入力端子のうちの第１定電流 入力端子を定電流発生器に接続し、前記第１電流ミラー回路の関連する第１ミラ ー電流端子を第２電流ミラー回路の第２定電流入力端子に接続し、第２電流ミラ ー回路の関連する第２ミラー電流端子を第３電流ミラー回路の第３定電流入力端 子に接続し、前記第３電流ミラー回路の関連する第３ミラー電流端子を前記容量 性負荷に接続し、 更に、前記容量性負荷を２つのＴＴＬ入力状態の第２のＴＴＬ入力状態に応答し て放電し、この放電はスイッチング回路によって達成し、このスイッチング回路 は２つの出力端子を有し、前記２つの出力端子のうちの第１出力端子を用いて前 記複数の電流ミラー回路の少なくとも１つのターンオン及びターンオフを制御し 、前記第２出力端子を用いて前記容量性負荷を放電するようにしたことを特徴と するコンパチブル回路。
4. ４．前記スイッチング回路の一方のみ及び前記複数の電流ミラー回路の少なくと も１つを時間的に任意にターンオンする回路を具えるようにしたことを特徴とす る請求項３に記載のコンパチブル回路。