JPH0399516A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0399516A JPH0399516A JP1237456A JP23745689A JPH0399516A JP H0399516 A JPH0399516 A JP H0399516A JP 1237456 A JP1237456 A JP 1237456A JP 23745689 A JP23745689 A JP 23745689A JP H0399516 A JPH0399516 A JP H0399516A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は一般にレベル変換回路に係り、特にＥＣＬ−Ｃ
ＭＯ８による集積回路装置に好適するレベル変換回路の
改良に関する。
ＭＯ８による集積回路装置に好適するレベル変換回路の
改良に関する。
（従来の技術）
半導体集積回路装置にアナログ機能とディジタル機能と
を併せ持たせた混載ＬＳＩの一つとして、バイポーラ・
コンプリメンタリＭＯ９（Ｂｌ−ＣＭＯ３）構造が知ら
れている。
を併せ持たせた混載ＬＳＩの一つとして、バイポーラ・
コンプリメンタリＭＯ９（Ｂｌ−ＣＭＯ３）構造が知ら
れている。
このようなり ｉ−ＣＭ ＯＳ構造による集積回路装置
では、回路内にＥ ＣＬ （Ｅｍｉｔｔｅｒ−Ｃｏｕｐ
ｌｅｄ−１、Ｏｇｌｅ）−ＣＭＯＳレベル変換回路を挿
入することが多々ある。このレベル変換回路は、通常多
入力の差動入力段に出力用エミッタホロワを付した非飽
和で動作するように構成された回路である。
では、回路内にＥ ＣＬ （Ｅｍｉｔｔｅｒ−Ｃｏｕｐ
ｌｅｄ−１、Ｏｇｌｅ）−ＣＭＯＳレベル変換回路を挿
入することが多々ある。このレベル変換回路は、通常多
入力の差動入力段に出力用エミッタホロワを付した非飽
和で動作するように構成された回路である。
第３図に従来技術による第１のレベル変換回路を示す。
すなわち、入力端子１よりＥＣＬレベル入力信号が供給
されるトランジスタＱ】および、入力端子２より基準電
位が供給されるトランジスタＱ２とからなる差動ペアト
ランジスタ（差動入力手段）の各コレクタ力ぐ、それぞ
れＰチャンネルＭＯＳトランジスタＭ１およびＭ２の一
方の制御電極（ソース）および入力電極（ゲート）に接
続される。
されるトランジスタＱ】および、入力端子２より基準電
位が供給されるトランジスタＱ２とからなる差動ペアト
ランジスタ（差動入力手段）の各コレクタ力ぐ、それぞ
れＰチャンネルＭＯＳトランジスタＭ１およびＭ２の一
方の制御電極（ソース）および入力電極（ゲート）に接
続される。
さらに前記トランジスタＭ１およびＭ２は、その各ゲー
トが同トランジスタのオフ時に電圧を降下するための抵
抗Ｒ１，Ｒ２を介して電源■ＣＣに接続され、且つそれ
の各他方の制御電極（ドレイン）が電源ｖＣＣに接続し
ている。
トが同トランジスタのオフ時に電圧を降下するための抵
抗Ｒ１，Ｒ２を介して電源■ＣＣに接続され、且つそれ
の各他方の制御電極（ドレイン）が電源ｖＣＣに接続し
ている。
さらに前記トランジスタＭ１およびＭ２のそれぞれのド
レインにそのゲートが接続されたＰチャンネルＭＯ８）
ランジスタＭ３およびＭ４がある。
レインにそのゲートが接続されたＰチャンネルＭＯ８）
ランジスタＭ３およびＭ４がある。
このトランジスタＭ３およびＭ４のそれぞれのドレイン
は前記電源ＶＣＣに接続し、同様にそれぞれのソースは
カレントミラー回路を構成するＮチャンネルＭＯ５ｈラ
ンジスタＭ５およびＭ６のソースに接続される。このト
ランジスタＭ５およびＭ６は、各ゲートが前記トランジ
スタＭ３のドレインと接続され、各ドレインが接地され
ている。
は前記電源ＶＣＣに接続し、同様にそれぞれのソースは
カレントミラー回路を構成するＮチャンネルＭＯ５ｈラ
ンジスタＭ５およびＭ６のソースに接続される。このト
ランジスタＭ５およびＭ６は、各ゲートが前記トランジ
スタＭ３のドレインと接続され、各ドレインが接地され
ている。
そして前記トランジスタＭ４のソースが出力端子３に接
続される。この出力端子３は後続されるＣＭＯＳ回路（
図示せず）へＣＭＯＳレベルの出力信号を出力している
。
続される。この出力端子３は後続されるＣＭＯＳ回路（
図示せず）へＣＭＯＳレベルの出力信号を出力している
。
従ってこのレベル変換回路は、入力端子１から入力信号
が供給され、トランジスタＱ１が動作して、トランジス
タＭ１がオンする。そしてトランジスタＭ１のゲートと
ソースの間に電圧が発生し、この電圧がゲートに印加さ
れるトランジスタＭ３がオンする。この時、トランジス
タＭ４はオフしているとする。これによってトランジス
タＭ５およびＭ６は、それのゲートとそれぞれのソース
の間に電圧が発生し、両方ともオンする。従ってトラン
ジスタＭ４がオフ、Ｍ６がオンとなることにより出力端
子２に出力する値は低（Ｌ）レベルである。
が供給され、トランジスタＱ１が動作して、トランジス
タＭ１がオンする。そしてトランジスタＭ１のゲートと
ソースの間に電圧が発生し、この電圧がゲートに印加さ
れるトランジスタＭ３がオンする。この時、トランジス
タＭ４はオフしているとする。これによってトランジス
タＭ５およびＭ６は、それのゲートとそれぞれのソース
の間に電圧が発生し、両方ともオンする。従ってトラン
ジスタＭ４がオフ、Ｍ６がオンとなることにより出力端
子２に出力する値は低（Ｌ）レベルである。
この動作の逆の場合はトランジスタＱ２およびＭ４がオ
ン、トランジスタＱｌ、Ｍ３．Ｍ５およびＭ６がオフと
すると、出力値は高（Ｈ）レベルになる。
ン、トランジスタＱｌ、Ｍ３．Ｍ５およびＭ６がオフと
すると、出力値は高（Ｈ）レベルになる。
このレベル変換回路において、前記トランジスタＭ１お
よびＭ２はそれらの各ゲート・ソース間を短絡接続され
ており、この場合のドレイン電流ＩＤとゲート・ソース
間電圧ＶＧＳの関係は一般に第４図の示すような特性曲
線となる。つまり前記ゲート・ソース間電圧ＶＧＳが立
ち上がり電圧ｖｔｈを越えた時からトランジスタＭ１お
よびＭ２はオンして、前記ドレイン電流ＩＤが流れ始め
る。このため立ち上がり電圧Ｖｔｈを越え、さらにカレ
ント・ミラー回路を構成するトランジスタＭ３およびＭ
４の電流能力を得るためには前記トランジスタＱ１およ
びＱ２の出力電流を十分に流す必要がある。
よびＭ２はそれらの各ゲート・ソース間を短絡接続され
ており、この場合のドレイン電流ＩＤとゲート・ソース
間電圧ＶＧＳの関係は一般に第４図の示すような特性曲
線となる。つまり前記ゲート・ソース間電圧ＶＧＳが立
ち上がり電圧ｖｔｈを越えた時からトランジスタＭ１お
よびＭ２はオンして、前記ドレイン電流ＩＤが流れ始め
る。このため立ち上がり電圧Ｖｔｈを越え、さらにカレ
ント・ミラー回路を構成するトランジスタＭ３およびＭ
４の電流能力を得るためには前記トランジスタＱ１およ
びＱ２の出力電流を十分に流す必要がある。
これは前記トランジスタＭ１乃至Ｍ４が同一サイズにお
ける場合であり、このトランジスタＭ１およびＭ２のサ
イズをトランジスタＭ３およびＭ４に比べて大きなサイ
ズに変更することによって、前記トランジスタＭ３およ
びＭ４のドレイン電流ＩＤを増加することが可能である
。しかし、前記トランジスタＭ１およびＭ２は電圧制御
素子であるため、サイズの大型化に伴い入力容量も増加
する。よって前記トランジスタＱ１およびＱ２のコレク
タノードの応答性も劣化する。この劣化を防ぐために動
作電流の供給を増大する必要があり、この場合もトラン
ジスタＭ３およびＭ４の電流能力を得るための消費電力
が増加する。
ける場合であり、このトランジスタＭ１およびＭ２のサ
イズをトランジスタＭ３およびＭ４に比べて大きなサイ
ズに変更することによって、前記トランジスタＭ３およ
びＭ４のドレイン電流ＩＤを増加することが可能である
。しかし、前記トランジスタＭ１およびＭ２は電圧制御
素子であるため、サイズの大型化に伴い入力容量も増加
する。よって前記トランジスタＱ１およびＱ２のコレク
タノードの応答性も劣化する。この劣化を防ぐために動
作電流の供給を増大する必要があり、この場合もトラン
ジスタＭ３およびＭ４の電流能力を得るための消費電力
が増加する。
さらに従来技術による第２のＥ ＣＬ −ＣＭ ＯＳレ
ベル変換回路を第５図に示す。このレベル変換回路は、
第３図の回路のトランジスタＭ３およびＭ４に代わって
、ＮＰＮ形トランジスタＱ３およびＱ４をエミッタホロ
ワとして用いる。またトランジスタＭ１およびＭ２を除
き、ゲートが共通接地されたカレントミラー回路を構成
するトランジスタＭ７およびＭＳのドレインを前記トラ
ンジスタＱ３およびＱ４のそれぞれのエミッタに接続し
、前記トランジスタＭ７およびＭＳのソースをカレント
ミラー回路を構成するトランジスタＭ５およびＭ６のそ
れぞれのソースに接続する。
ベル変換回路を第５図に示す。このレベル変換回路は、
第３図の回路のトランジスタＭ３およびＭ４に代わって
、ＮＰＮ形トランジスタＱ３およびＱ４をエミッタホロ
ワとして用いる。またトランジスタＭ１およびＭ２を除
き、ゲートが共通接地されたカレントミラー回路を構成
するトランジスタＭ７およびＭＳのドレインを前記トラ
ンジスタＱ３およびＱ４のそれぞれのエミッタに接続し
、前記トランジスタＭ７およびＭＳのソースをカレント
ミラー回路を構成するトランジスタＭ５およびＭ６のそ
れぞれのソースに接続する。
従って、このような構成のレベル変換回路は、前記入力
差動ペアトランジスタＱ１．Ｑ２のオン・オフ動作によ
る差動出力の印加によって前記トランジスタＱ３、Ｑ４
を介して前記トランジスタＭ７および８のゲート・ソー
ス間電圧を変化させることによりＣＭＯＳ出力にＨ／Ｌ
レベルのどちらかのドライブ電流が流れる。
差動ペアトランジスタＱ１．Ｑ２のオン・オフ動作によ
る差動出力の印加によって前記トランジスタＱ３、Ｑ４
を介して前記トランジスタＭ７および８のゲート・ソー
ス間電圧を変化させることによりＣＭＯＳ出力にＨ／Ｌ
レベルのどちらかのドライブ電流が流れる。
つまり前記トランジスタＭ７および８のゲート・ソース
間にかかる電圧が電源ＶＣＣの印加電圧からトランジス
タＱＢ、Ｑ４のベース・エミッタ間電圧を差し引いた電
圧の時にはＨレベルとして、さらに前記Ｈレベルの電圧
から抵抗Ｒ１もしくはＲ２による電圧降下を差し引いた
電圧の時にはＬレベルとしている。
間にかかる電圧が電源ＶＣＣの印加電圧からトランジス
タＱＢ、Ｑ４のベース・エミッタ間電圧を差し引いた電
圧の時にはＨレベルとして、さらに前記Ｈレベルの電圧
から抵抗Ｒ１もしくはＲ２による電圧降下を差し引いた
電圧の時にはＬレベルとしている。
尚、このレベル変換回路は、図中のカレントバスのライ
ンＡおよびＢにはスタンバイ時に電流１１および■２が
常に流れている。この回路も第３図のレベル変換回路と
同様に伝達遅延時間の高速性を維持するための消費電力
を必要としている。
ンＡおよびＢにはスタンバイ時に電流１１および■２が
常に流れている。この回路も第３図のレベル変換回路と
同様に伝達遅延時間の高速性を維持するための消費電力
を必要としている。
また、これ以上に伝達遅延時間を高速化するにはトラン
ジスタＭ７およびＭＳの素子サイズを大きくする必要が
あり、さらに消費電力が増加することになる。
ジスタＭ７およびＭＳの素子サイズを大きくする必要が
あり、さらに消費電力が増加することになる。
なお前述したような消費電力が増加すると、回路素子自
体の発熱量が増すという問題も生じてくる。
体の発熱量が増すという問題も生じてくる。
（発明が解決しようとする課題）
前述した第３図に示すような構成のレベル変換回路にお
いて、消費電力の低減を図ろうとすると、差動ペアトラ
ンジスタＱ１およびＱ２の負荷となっているトランジス
タＭ１およびＭ２によって、伝達遅延時間と消費電流が
大きく影響される。
いて、消費電力の低減を図ろうとすると、差動ペアトラ
ンジスタＱ１およびＱ２の負荷となっているトランジス
タＭ１およびＭ２によって、伝達遅延時間と消費電流が
大きく影響される。
すなわち、伝達遅延時間の高速性を維持するためにトラ
ンジスタＭ１およびＭ２のスッチング動作を高速化し、
トランジスタＭ３およびＭ４の電流能力を得るために前
記差動ペアトランジスタから十分な電流が必要であり、
これを低減すると前記スイッチング動作が遅くなると共
に特に前記電流能力の低下が問題になる。
ンジスタＭ１およびＭ２のスッチング動作を高速化し、
トランジスタＭ３およびＭ４の電流能力を得るために前
記差動ペアトランジスタから十分な電流が必要であり、
これを低減すると前記スイッチング動作が遅くなると共
に特に前記電流能力の低下が問題になる。
また前述した第５図に示すような構成のレベル変換回路
においては、スタンバイ時でも常にスタンバイ電流が流
れており、これを低減するとスイッチング動作が遅くな
り、さらにＨ／Ｌレベルのレベル差にも影響する。
においては、スタンバイ時でも常にスタンバイ電流が流
れており、これを低減するとスイッチング動作が遅くな
り、さらにＨ／Ｌレベルのレベル差にも影響する。
そこで本発明は、レベル変換回路の伝達遅延時間の高速
性を維持すると共に、消費電流（消費電力）が低下する
ように改良したレベル変換回路を提供することを目的と
する。
性を維持すると共に、消費電流（消費電力）が低下する
ように改良したレベル変換回路を提供することを目的と
する。
［発明の構成］
（課題を解決するための手段）
本発明は従来技術がもつ課題を解決するために、入力信
号に応じて切換動作する入力差動ペアトランジスタと、
この入力差動ペアトランジスタの各出力を受ける第１お
よび第２のエミッタホロワトランジスタと、前記第１の
エミッタホロワトランジスタの出力側の制御電極に一方
の制御電極が接続され、前記第１のエミッタホロワトラ
ンジスタの出力レベルを所定レベルにする第３のトラン
ジスタとを具備する。
号に応じて切換動作する入力差動ペアトランジスタと、
この入力差動ペアトランジスタの各出力を受ける第１お
よび第２のエミッタホロワトランジスタと、前記第１の
エミッタホロワトランジスタの出力側の制御電極に一方
の制御電極が接続され、前記第１のエミッタホロワトラ
ンジスタの出力レベルを所定レベルにする第３のトラン
ジスタとを具備する。
さらに、一対の制御電極が前記第３のトランジスタの他
方の制御電極および基準電位との間に接続され、入力電
極が前記第２のエミッタホロワトランジスタの出力側の
制御電極に接続され、前記第２のエミッタホロワトラン
ジスタの出力によって動作して前記第１のエミッタホロ
ワトランジスタの出力レベルを低レベル側にシフトする
第４のトランジスタと、前記第１のエミッタホロワトラ
ンジスタの出力レベルに応じて動作し、互いに一方の制
御電極が共通接続されたＰおよびＮチャンネルトランジ
スタを有し、前記共通接続の箇所に接続された出力端子
から前記第２のエミッタホロワトランジスタの出力レベ
ルをインバートして出力するインバータ手段とを具備す
ることを特徴とするレベル変換回路を用いて課題を解決
する。
方の制御電極および基準電位との間に接続され、入力電
極が前記第２のエミッタホロワトランジスタの出力側の
制御電極に接続され、前記第２のエミッタホロワトラン
ジスタの出力によって動作して前記第１のエミッタホロ
ワトランジスタの出力レベルを低レベル側にシフトする
第４のトランジスタと、前記第１のエミッタホロワトラ
ンジスタの出力レベルに応じて動作し、互いに一方の制
御電極が共通接続されたＰおよびＮチャンネルトランジ
スタを有し、前記共通接続の箇所に接続された出力端子
から前記第２のエミッタホロワトランジスタの出力レベ
ルをインバートして出力するインバータ手段とを具備す
ることを特徴とするレベル変換回路を用いて課題を解決
する。
（作 用）
以上のような構成によると、本発明のレベル変換回路は
、伝達遅延時間の高速性を維持し、且つ消費電力を低減
することができる。
、伝達遅延時間の高速性を維持し、且つ消費電力を低減
することができる。
（実施例）
以下、図面を参照して本発明の一実施例につき詳細に説
明する。
明する。
第１図は本発明のレベル変換回路の一実施例としてのＥ
ＣＬ−ＣＭＯＳレベル変換回路構成を示すものである。
ＣＬ−ＣＭＯＳレベル変換回路構成を示すものである。
すなわち第１図の故構成を説明すると、入力端子１より
入力信号がベースに供給されるトランジスタＱ１および
入力端子２より基準電位がベースに供給されるトランジ
スタＱ２からなる差動ペアトランジスタの各コレクタが
抵抗Ｒ１，Ｒ２を介して電源ｖＣＣに接続され、また前
記トランジスタＱ１のコレクタはエミッタホロワトラン
ジスタＱ３のベースに接続され、前記トランジスタＱ２
のコレクタはエミッタホロワトランジスタＱ４のベース
に接続される。さらに前記トランジスタＱ１およびＱ２
のそれぞれのエミッタは共通して、定電流１ｉ１３を介
して接地されている。
入力信号がベースに供給されるトランジスタＱ１および
入力端子２より基準電位がベースに供給されるトランジ
スタＱ２からなる差動ペアトランジスタの各コレクタが
抵抗Ｒ１，Ｒ２を介して電源ｖＣＣに接続され、また前
記トランジスタＱ１のコレクタはエミッタホロワトラン
ジスタＱ３のベースに接続され、前記トランジスタＱ２
のコレクタはエミッタホロワトランジスタＱ４のベース
に接続される。さらに前記トランジスタＱ１およびＱ２
のそれぞれのエミッタは共通して、定電流１ｉ１３を介
して接地されている。
そして前記トランジスタＱ３は、それのコレクタが前記
型＠ＶＣＣに接続され、且つエミッタが、ゲートを接地
したＰチャンネルＭＯＳトランジスタＭ９の一方の制御
電極（ドレイン）に接続される。さらに前記トランジス
タＭ９の他方の制御電極（ソース）がＮチャンネルＭＯ
Ｓ）ランジスタＭＩＯの他方の制御電極（ソース）に接
続される。
型＠ＶＣＣに接続され、且つエミッタが、ゲートを接地
したＰチャンネルＭＯＳトランジスタＭ９の一方の制御
電極（ドレイン）に接続される。さらに前記トランジス
タＭ９の他方の制御電極（ソース）がＮチャンネルＭＯ
Ｓ）ランジスタＭＩＯの他方の制御電極（ソース）に接
続される。
このトランジスタＭＩＯは、それの一方の制御電極（ド
レイン）が接地され、且つ人力電極（ゲート）が前記ト
ランジスタＱ４のエミッタに接続される。
レイン）が接地され、且つ人力電極（ゲート）が前記ト
ランジスタＱ４のエミッタに接続される。
また前記トランジスタＱ４は、それのコレクタが電源Ｖ
ＣＣに接続され、且つエミッタがＰチャンネルＭＯＳト
ランジスタＭｌｌのドレインに接続される。前記トラン
ジスタＭｌｌはそれのソースがＮチャンネルトランジス
タＭ１２のドレインに接続される。これらのＰおよびＮ
チャンネルＭＯＳトランジスタによってインバータ手段
（インバータ）が構成される さらに、前記トランジスタＭｌ！およびＭ１２のゲート
は、前記トランジスタＭ９とＭＩＯの接続中点に共通接
続され、前記トランジスタＭｌｌおよびＭ１２のソース
の接続中点が出力端子３と接続される。
ＣＣに接続され、且つエミッタがＰチャンネルＭＯＳト
ランジスタＭｌｌのドレインに接続される。前記トラン
ジスタＭｌｌはそれのソースがＮチャンネルトランジス
タＭ１２のドレインに接続される。これらのＰおよびＮ
チャンネルＭＯＳトランジスタによってインバータ手段
（インバータ）が構成される さらに、前記トランジスタＭｌ！およびＭ１２のゲート
は、前記トランジスタＭ９とＭＩＯの接続中点に共通接
続され、前記トランジスタＭｌｌおよびＭ１２のソース
の接続中点が出力端子３と接続される。
つぎに第２図の電圧波形図を参照して、以上の構成にお
いて動作を説明する。この電圧波形図は第１図の測定点
Ｃ乃至Ｆにおける各トランジスタの動作による電圧レベ
ルを示し、入力信号によって前記トランジスタＱ３がオ
ンーシ、トランジスタＱ４がオフしている場合に、第１
図中のラインＡ１に電流１１ａが流れている。このライ
ンＡ１中の測定点Ｃが高（Ｈ）レベルになり、前記トラ
ンジスタＭ９がオンして測定点ＥがＨレベルになってい
る。
いて動作を説明する。この電圧波形図は第１図の測定点
Ｃ乃至Ｆにおける各トランジスタの動作による電圧レベ
ルを示し、入力信号によって前記トランジスタＱ３がオ
ンーシ、トランジスタＱ４がオフしている場合に、第１
図中のラインＡ１に電流１１ａが流れている。このライ
ンＡ１中の測定点Ｃが高（Ｈ）レベルになり、前記トラ
ンジスタＭ９がオンして測定点ＥがＨレベルになってい
る。
さらに前記トランジスタＱ４がオフとすると、前記測定
点ＣのＨレベルをゲートに供給するトランジスタＭｌｌ
およびＭ１２がオンしている。ため、０ＭＯ８に供給す
るインバータ出力値（測定点Ｆ）は低（Ｌ）レベルの出
力となる。
点ＣのＨレベルをゲートに供給するトランジスタＭｌｌ
およびＭ１２がオンしている。ため、０ＭＯ８に供給す
るインバータ出力値（測定点Ｆ）は低（Ｌ）レベルの出
力となる。
このため前記トランジスタＭＩＯのゲートが接続してい
る１１１Ｊ定点りは低（Ｌ）レベルとなり、トランジス
タＭ１０のゲート・ソース間電圧ＶＧＳに従来はＨレベ
ルのものがＬレベルの電圧に低減して供給され、ドレイ
ン電流を低減させている。従って、前記ラインＡ１に流
れる前記電流１１ａが低減される。
る１１１Ｊ定点りは低（Ｌ）レベルとなり、トランジス
タＭ１０のゲート・ソース間電圧ＶＧＳに従来はＨレベ
ルのものがＬレベルの電圧に低減して供給され、ドレイ
ン電流を低減させている。従って、前記ラインＡ１に流
れる前記電流１１ａが低減される。
これとは逆に前記トランジスタＱ３がオフし、トランジ
スタＱ４がオンしている場合に、前記測定点ＣはＬレベ
ル、第１図中のラインＢに電流１２ａが流れる。
スタＱ４がオンしている場合に、前記測定点ＣはＬレベ
ル、第１図中のラインＢに電流１２ａが流れる。
そして前記測定点りはＨレベルになり前記トランジスタ
Ｍ１０がオンし、前記測定点Ｅは接地電位に近づく。つ
まり前記トランジスタＭ１２の立ち上がり電圧ｖｔｈは
、従来の構成である第５図に示したトランジスタＭ５の
ソース・接地間の電圧分だけ降下したことになると共に
インバータ出力値（測定点Ｆ）は（Ｈ）レベルの出力と
なる。
Ｍ１０がオンし、前記測定点Ｅは接地電位に近づく。つ
まり前記トランジスタＭ１２の立ち上がり電圧ｖｔｈは
、従来の構成である第５図に示したトランジスタＭ５の
ソース・接地間の電圧分だけ降下したことになると共に
インバータ出力値（測定点Ｆ）は（Ｈ）レベルの出力と
なる。
従って入力信号の電圧により、前記トランジスタＭｌｌ
およびＭ １２の立ち上がり電圧Ｖｔｈ（第２図中の点
Ｇ、にで示す）が可変され、スタンバイ時の電流１１が
低減されたとしても伝達遅延時間を維持することができ
る。
およびＭ １２の立ち上がり電圧Ｖｔｈ（第２図中の点
Ｇ、にで示す）が可変され、スタンバイ時の電流１１が
低減されたとしても伝達遅延時間を維持することができ
る。
以上、この実施例を説明したが、本発明はこのような実
施例に限定されるものではなく、他にも発明の要旨を逸
脱しない範囲で種々の変形や応用が可能であることは勿
論である。
施例に限定されるものではなく、他にも発明の要旨を逸
脱しない範囲で種々の変形や応用が可能であることは勿
論である。
［発明の効果］
以上記述したよ′うに本発明によれば、エミッタホロワ
構成内に逆相電流によって動作するトランジスタを用い
たことにより、スタンバイ時に常時流れている電流がシ
フトされて低減し、低消費電力化を図ることができる。
構成内に逆相電流によって動作するトランジスタを用い
たことにより、スタンバイ時に常時流れている電流がシ
フトされて低減し、低消費電力化を図ることができる。
さらに出力段にインバータ手段を用いたことにより、レ
ベル変換回路の伝達遅延時間の高速性を維持しつつ、低
消費電力化を図ることができる。
ベル変換回路の伝達遅延時間の高速性を維持しつつ、低
消費電力化を図ることができる。
第１図は本発明の一実施例としてのＥＣＬ−ＣＭＯＳレ
ベル変換回路の回路図、第２図は第１図に示したレベル
変換回路内の特定点の電圧波形図、第３図は従来の第１
のＥＣＬ−ＣＭＯＳレベル変換回路の回路図、第４図は
ＭＯＳトランジスタのゲート争ソース間の短絡接続した
場合のドレイン電流−ゲート・ソース間電圧の特性図、
第５図は第２の従来のＥＣＬ−ＣＭＯＳレベル変換回路
の回路図。 Ｑｌ、Ｑ２．Ｍｌ乃至Ｍｌ２・・・トランジスタ。
ベル変換回路の回路図、第２図は第１図に示したレベル
変換回路内の特定点の電圧波形図、第３図は従来の第１
のＥＣＬ−ＣＭＯＳレベル変換回路の回路図、第４図は
ＭＯＳトランジスタのゲート争ソース間の短絡接続した
場合のドレイン電流−ゲート・ソース間電圧の特性図、
第５図は第２の従来のＥＣＬ−ＣＭＯＳレベル変換回路
の回路図。 Ｑｌ、Ｑ２．Ｍｌ乃至Ｍｌ２・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 入力信号に応じて切換動作する入力差動ペアトランジス
タと、 この入力差動ペアトランジスタの各出力を受ける第１お
よび第２のエミッタホロワトランジスタと、 前記第１のエミッタホロワトランジスタの出力側の制御
電極に一方の制御電極が接続され、前記第１のエミッタ
ホロワトランジスタの出力レベルを所定レベルにする第
３のトランジスタと、一対の制御電極が前記第３のトラ
ンジスタの他方の制御電極および基準電位との間に接続
され、入力電極が前記第２のエミッタホロワトランジス
タの出力側の制御電極に接続され、前記第２のエミッタ
ホロワトランジスタの出力によって動作して前記第１の
エミッタホロワトランジスタの出力レベルを低レベル側
にシフトする第４のトランジスタと、 前記第１のエミッタホロワトランジスタの出力レベルに
応じて動作し、互いに一方の制御電極が共通接続された
ＰおよびＮチャンネルトランジスタを有し、前記共通接
続の箇所に接続された出力端子から前記第２のエミッタ
ホロワトランジスタの出力レベルをインバートして出力
するインバータ手段とを具備することを特徴とするレベ
ル変換回路。
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|---|---|---|---|
| JP1237456A JPH082019B2 (ja) | 1989-09-13 | 1989-09-13 | レベル変換回路 |
| US07/580,559 US5075579A (en) | 1989-09-13 | 1990-09-11 | Level shift circuit for achieving a high-speed processing and an improved output current capability |
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| DE69014035T DE69014035T2 (de) | 1989-09-13 | 1990-09-13 | Pegelverschiebeschaltung zum Erzielen einer Hochgeschwindigkeits-Verarbeitung und einer verbesserten Ausgangsstrom-Speisefähigkeit. |
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- 1990-09-13 EP EP90117658A patent/EP0417786B1/en not_active Expired - Lifetime
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| US5075579A (en) | 1991-12-24 |
| EP0417786A3 (en) | 1991-05-02 |
| DE69014035D1 (de) | 1994-12-15 |
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