JPH01503011A

JPH01503011A - キャッシュマネッジメントシステムを含むデジタルデータ処理システム用汎用プロセッサユニット

Info

Publication number: JPH01503011A
Application number: JP63501720A
Authority: JP
Inventors: ルービンフェルド　ポール　アイ
Original assignee: ディジタル　イクイプメント　コーポレーション
Priority date: 1987-02-24
Filing date: 1988-02-08
Publication date: 1989-10-12
Also published as: CA1300279C; US4831581A; EP0303648A1; WO1988006762A1; JPH0564813B2; DE3854369D1; EP0303648B1; DE3854369T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】キャッシュマネッジメントシステムを含むデジタルデータ処理システム用汎用プロセッサユニット発明の背景１、産業上の利用分野本発明は一般にデジタルデータ処理システムの分野に関するものである。

２、従来の技術標準的なデジタルデータ処理システムには３つの基本的要素すなわち、プロセッサ要素、記憶要素、ならびに入出力要素が含まれている。記憶要素はアドレッシング可能な記憶場所に情報を記憶する。この情報にはデータとそれを処理するための命令の両方が含まれている。プロセッサ要素には、単数又は複数のデジタルデータ処理装置すなわち「プロセッサ」が含まれており、この各々が情報を記憶要素から自らのところまで転送させたり又は取出させたりし、入情報を命令又はデータのいずれかとして解釈し、そのデータを命令に応じて処理する。その結果は次に、記憶要素内のアドレッシングされた場所に記憶される。

入出力要素は又、システム内に情報を転送しそこから処理済データを得るために記憶要素と交信もする。入出力要素を含むユニットは通常プロセッサ要素がそれに供給する制御情報に従って動作する。制御情報は、入出力装置が実行すべきオペレーションの定義づけをする。入出力装置が実行すべきオペレーションの１つのクラスは少なくともユーザー情報すなわちユーザープログラムにより用いられる情報を入出力装置と記憶要素の間で転送することである。入出力要素を含む標準的ユニットは、例えばプリンタ、テレタイプライター、ビデオ表示端末装置を含み、さらにはディスク又はテープ記憶装置も含まれていてもよい。

〉、入出力装置として機能する以外に、ディスク記憶装置および時としてテープ記憶装置は記憶要素の１部としても機能することができる。特に、記憶要素は標準的に、比較的迅速にプロセッサにその内容をアクセスできるが一般にコストの高い記憶装置であるＭＯＳ又はバイポーラ半導体技術を用いて作られており、１メガバイトの数分の１から数十メガバイトの記憶を提供することができる。

多くのデジタルデータ処理システムにおいて、プロセッサ（１個であるとする）と大容量記憶装置とその他の入／出力装置の全てが、１個の主メモリ若しくは少数のメモリモジュールと通信する。これによって、その主メモリ等に対してコンテンションを生ずることがあり、主メモリ等から情報を素早く得るためのプロセンサの能力を阻害する慣れがある。また、これによって、プログラムの実行のためのプロセッサの能力を遅くする惧れもある。このコンテンションの問題は、単一の入／出力バスを通して情報の全てが伝送されねばならない場合に、その単一の入／出力バスに全ユニットが接続されているとき一層大きくなる。

従って、多くの現代のコンピュータシステムにおいて、プロセッサは、主メモリの最後にリクエストしたロケーション及びその近（のロケーションからの情報を記憶する、プロセッサだけがアクセスできる小さいプライベートメモリとしてのキャッシュメモリを含んでいる０代表的なデータ処理システムにおいて、プロセッサが主メモリの１０ケーシヨンからの１つのアイテム情報をリクエストするとき、しばしば後ろ側に隣接するロケーションの内容を要求する。従って、プロセッサが主メモリから情報をリクエストできるとき、その直ぐ後ろの少なくとも数個の情報を必要とするかも知れないという期待で、その瞬間に必要とする以上のものをリクエストする。プロセッサが必要とするアイテム情報を得ると、それを直ぐに使用することができ、受は取った他の情報をプロセッサが使用できることが分かるならば、その情報をキャッシュに記憶し、主メモリから得られるまで待つということがなくなる。

キャッシュメモリは、普通、複数のブロックに構成され、各ブロックは所定の量の情報を記憶する。情報が、主メモリから検索されて１つのキャッシュブロックにロードされると、そのブロックには“タグ（ＴＡＧ）と名付けられたアドレスが割り当てられる。

このタグは、情報が検索される主メモリの対応ロケーションのアドレスに対応しており、これにより、キャッシュの各ブロックは主メモリのロケーションと同定される。プロセッサが情報を要求するとき、１つのブロックがリクエストされた情報を含むかどうかの判定するため、キャッシュのタグが検査される。検査がＯＫならば、情報がキャッシュから得られ、そうでないならば、プロセッサは主メモリから情報を検索する。

データ処理システムがマルチプロセッサシステムである、すなわち、多数のプロセッサが設けられて各プロセッサが主メモリを有し且つキャッシュメモリも有する場合には、多数の問題が生ずる０例えば、ある状況の下では、１つのプロセッサがキャッシュに記憶されたメモリのロケーションを更新したことを他のプロセッサに指示することが必要となる。それ以外にも、更新データをキャッシュに記憶できるプロセッサは、そのキャッシュからの古いデータで動作することになる。

更に、ある状況の下では、プロセッサによって検索されたデータはキャッシュに記憶されるべきでない０例えば、プロセッサが１つのり一ドー修正−ライト動作中にある場合、プロセッサはロケーションのリードとその修正と同じロケーションへの修正データの記憶をライトする０通常、リード−修正−ライト動作中に検索されたデータはキャッシュに記憶されない、同様に、入／出カニニットから検索されたデータもキャッシュに記憶されない０通常、プロセッサは検索されたデータをキャッシュに記憶しないので、データがキャッシュに記憶されるべきでないとき、検索中のプロセッサにそのことを指示するのが望ましい。

発明の概要本発明はデジタルデータ処理システムに使用できる新規なプロセンサを提供する。

そのプロセッサは、データのキャッシュ動作を調整する外部回路からの信号を受取る回路を有している。信号が出されると、プロセッサは受取データをキャッシュには記憶しない。

図面の簡単な説明本発明は、添付のクレーム中に特徴と合わせて指摘されている。

本発明のもつ上述の及びその他の利点は、添付の図面と合わせて以下の説明を参照することによりより良く理解できるものと思われる。なお図中：第１Ａ図は、本発明を内含するデジタルデータ処理システムの全体のブロックダイヤグラムであり、第１Ｂ図は、第１Ａ図に示されているシステム内で用いられるプロセッサの組織的ブロックダイヤグラムである。

第２図は、第２Ａ図から第２Ｄ図までを含むもので、本発明を理解するのに役立つタイミングダイヤグラムである。

第３Ａ図、第３Ｂ図及び第３Ｃ図は、特にデータ経路を通しての情報の伝送に関する第１Ｂ図に示されているプロセッサの一部分のブロックダイヤグラムであΣ 。

第４Ａ図は、詳細なブロックダイヤグラムであり、第４Ｂ−１図及び第４Ｂ−２図は、特に仮想アドレスの物理アドレスへの変換に関する第１図に示されているプロセッサの一部分のより詳細な回路図である。

第５図は、特にキャッシュ記憶機構からのデータ検索に関する第１Ｂ図に示されているプロセッサの一部分の詳細なブロックダイヤグラムである。

第６図は、特にシステムのその他の部分との転送を制御するための回路に関する第１Ｂ図に示されているプロセッサの一部分の詳細なブロックダイヤグラムである。

１　Ｈのゴ　なｉ′ 主生豊脱皿第１図を参照すると、本発明を内含するデータ処理システムは、基本要素として中央演算処理装置１ｌｆｃＰＵ１０、記憶機構１１及び単数又は複数の入出力サブシステム１２（１つの入出力サブシステムが第１図に示されている）を含んでいる。母線１３がＣＰＵ１０、記憶機構１１そして入出力サブシステム１２を並列に相互接続している。ＣＰＵｌ０は、記憶機構１１内のアドレッシング可能な記憶場所に記憶されている命令を実行する。命令は、同様に記憶装置内のアドレス可能な場所に記憶されているオペランドについて実行すべきオペレーションを識別する。命令及びオペランドは必要に応じてＣＰＵｌ０により取出され、処理済データは記憶機構１１内に記憶するために戻される。ＣＰＵｌ０は又、入出力サブシステム１２に制御情報を伝送し、記憶機構１１へのデータの伝送又はそれからのデータ検索といった選択されたオペレーションをこれらのサブシステムが実行できるようにする。かかるデータには、記憶機構１１に伝送されうる命令又はオペランド或いは記憶又は表示のため記憶機構１１から検索される処理済データが含まれていることが考えられる。

操作鍵盤機構１４はオペレータのインターフェイスとして用いられる。これによりオペレータは、データを検査し預けたり、ＣＰＵｌ０のオペレーションを停止させたり又は一連の命令を通してＣＰＵｌ０をステツプしたり、又それに応えてＣＰＬＪＩＯの応答を決定したりすることができる。又これによりオペレータはブートストランプ手順を用いて、システムを初期値設定し、データ処理システム全体についてさまざまな診断テストを行なうこともできる。

データ処理システムには、ディスク及びテープ式二次記憶装置、テレタイプライター、ビデオ表示端末装置、ラインプリンタ、電話及びコンピュータネットワークユニットなどを含む、さまざまなタイプの入出力装置２０が含まれるものと考えられる。これらのユニットは全て単数又は複数の制御装置２２を通って装置母線２１を通して母線１３と連絡している。制御装置２２、それに接続されている装置母線２１及び制御装置と連絡している入出力装置２２が、１つの入出力サブシステム１２を構成する。

記憶機構１１は母線１３及び複数のアレイ１７に直接接続されている記憶機構制御装置１５を含んでいる。アレイ１７には、情報が記憶されるアドレス可能な記憶場所が複数台まれている。記憶機構制御装置１５はＣＰｔＪｌｏ又は入出力サブシステム１２から母！１３を通して転送要求を受けとる。母線１３を通して伝送できる転送要求にはいくつかのタイプがあり、一般に次の２つのカテゴリに分けられる。１つのカテゴリーでは、情報は１記憶場所内に書き込まれるか又は記憶され、もう１方のカテゴリーでは、情報は記憶場所から検索又は読みとられる。

第１図に示されているシステムは又、母線１３及び記憶機構制御装置１５と接続し、ＣＰＵｌ０により記憶機構１１に向けられる書込み転送要求を代行受信する書込みバッファ２３をも含んでいる。このシステムにおいて記憶機構制御装置１５は、ＣＰＵｌ０又は入出力制御袋Ｎ２２のいずれかにより母線１３を通して伝送される書込み要求に応答しない、特に、書込みバッフ１１１は、書込まれるべきデータとそのデータが記憶されるべきアレイ１７内の場所を識別する関連アドレスの両方を含む書込み情報を緩衝する。記憶機構制御装置が書込みオペレーションを受け入れることができる場合、書込みバッファは、専用母線２４を通してアドレス及び付随するデータを記憶機構制御装置１５へ伝送し、この制御装置はアレイ１７がアドレスにより識別された場所にデータを記憶できるようにする。

こうして、母線１３を通してのＣＰＵ１０による書込みデータの伝送率が高すぎて記憶機構１１が受け入れられなくなった場合、書込みバッファ２３は、記憶機構１１が受入れできるようになるまで要求を緩衝することができる。記憶機構制御装置は、ＣＰＵｌ０又は入出力制御装置２２からの読みとり要求に応えこれに対して読みとりデータを戻すため、直接母線１３にも接続されている。

当業者は、第１図に示されているように単一プロセッサシステム内で書込みバッファ２３を用いると有利であると考えるであろうが、これはマルチプロセッサシステム（図示されておらず）内で用いられるのが最も有利である。マルチプロセッサシステムにおいては、記憶機構１１は数多くのＣＰＵ及び結びつけられた入出カシステム１２から読取り及び書込み要求を受けることになる。

書込みオペレーションを実行するのを待ってＣＰＵｌ０による処理が遅れるのを避けるため、書込みバッファ２３は、書込みアドレス及びデータをとり、ＣＰＵｌ０は処理を再開することができる。

書込みバッファにはさらＣＰＵｌ０からの母線１３を通しての読取り要求を監視するための回路が含まれている。自ら緩衝しておりかつまだ記憶機構１１に転送していないデータを識別する読取り要求が母線１３を通して伝送されたことを確認した場合、書込みバッファ２３はその専用母線２４を通して、記憶機構制御装置がその要求に応えないよう抑制する。その代りに、書込みバッファ２３は母線１３を通して要求されたデータを転送し読取りオペレーションを完了する。

第１図に示されているシステムには又ＣＰＵＩ　Ｏの制御の下で仲裁（任意指定）オペレーションを実行してシステム内に複数ある場合母線１３に対するさまざまな入出力サブシステムのアクセスを調節するようなシステム制御回路２５も含まれている。

ＣＰＵｌ０は、プロセッサ３０及びオプションの浮動小数点プロセッサ３１を含んでいる。標準的に言ってそうであるように、浮動小数点プロセッサは１つのオプションであり、本発明に基づいて作られたＣＰＵ又はデジタルデータ処理システム１０内に必ずしもなくてもよい、浮動小数点プロセッサには、選択されたタイプのデータすなわち浮動小数点書式のデータについての命令を処理するために最適化されている回路が含まれている。標準的には、プロセッサ３０は同じデータを処理することができるが、処理の実行により時間がかかる。

システム内で用いられる１つのプロセッサ３０の詳細な機能的ブロックダイヤグラムは第１Ｂ図に示されている。第１Ｂ図を参照すると、プロセッサ３０には、母線１３のさまざまな制御ライン（集合的に１３Ａとして示されている）に接続し以下に記されているように母線のさまざまなラインを通って信号を送受するような母線インターフェイス回路３３が含まれている。この母線インターフェイス回路は、キャッシュ３５、データ経路３６、記憶域管理装置３７及びプロセッサ制御回路４０へ及びこれらからの信号を転送する内部ＩＤＡＬ母線３４にも接続している。プロセッサ３０の１実施態様についての母線インターフェイス回路３３が以下に第６図と関連づけて説明されている。

数多くのレジスタもこの内部ＩＤＡＬ母線３４に接続され、母線インターフェイス回路３３の制御の下で母線１３のＤＡＬライン５０と内部ＩＤＡＬ母！３４の間でデータを転送する。＠定的に言うと、母線インターフェイスユニット３３の制御の下で、書込みデータレジスタ２５０及び書込みアドレスレジスタ２５１はそれぞれ、書込みデータ及びこの書込みデータが記憶される記憶機構１１又は入出力装置１２内の場所のアドレスを受けとる。以下に説明されているように、適当な時点で、母線インターフェイスユニット３３はこれらのレジスタの中味がマルチプレクサ２５３を通してＤＡＬライン５０上に伝送され書込みオペレーションが実行されうるようにする。同様に、母線インターフェイスユニット３３の制御の下で、読取りアドレスレジスタ２５２は読みとられるべきデータを含む場所のアドレスを受けとる。適当な時点で、母線インターフェイスユニット３３は読取リアドレスレジスタ２５２の中味がマルチプレクサ２５３を通してＤＡＬライン５０上に結合（カンプリング）され読取りオペレーションが実行されうるようにする。読みとりデータは入力レジスタ２５３内で、同様に母線インターフェイスユニット３３の制御の下でラッチング（保持）される、母線インターフェイスユニット３３は入力レジスタ２５４の中味が、ＲＣＶ　ＤＡＴ受信のデータ信号として内部Ｉ　ＤＡＬ母線３４上に結合（カップリング）されうるようにする。

プロセッサ制御回路４０は記憶機構１１から検索されたプログラム命令を復号し、連続処理サイクルにてデータ経路３６が、その命令を実行するのに必要とされる演算論理オペレーションを行なうことができるようにする。データ経路３６は処理すべきデータを記憶するための１組のレジスタ２５５と処理を行なうための演算論理回路を含んでいる。データ経路３６は第３Ａ図及び第３Ｂ図を参照しながら以下にさらに詳細に説明されている。

プロセッサ３０の１実施態様は仮想アドレスを用い、仮想アドレスを物理アドレスに変換するための仮想アドレス変換回路３７を提供する。仮想アドレス変換回路には、プロセッサ３０内のその他の回路特にデータ経路３６からの仮想アドレスを受けとる１組の原始レジスタ２５７及びいくつかの変換情報を含む変換バッファ２６０が含まれている。変換は必要に応じてプロセッサ制御回路４０の制御下で行なわれる。物理アドレスは、変換回路３７からマルチプレクサ２６１を通して内部ＩＤＡＬ母線３４上に結合される。データ経路３６には同様に、物理アドレスが含まれていてもよく、マルチプレクサ２６１のための第２の原始入力を提供する。プロセッサ制御回路４０はマルチプレクサ２６１を制御する。

キャッシュ記憶機構３５はＣＰＵＩ　Ｏ内の従来の情報記憶回路である。キャッシュ記憶機構はに、　Ｈｗａｎｇ及びＦ、　Ｂｒ１ｇｇ５共著、［コンピュータアーキテクチャ−とパラレル処理」　（マグロ−ヒル、１９８４年）、第２．４節、ｐ９８以降、ならびにＶ、Ｈａａ＋ａｃｈｅｒ著、「コンピュータ＆ｌｌ織」　（マグロ−ヒル、１９８４年）、第８．６節、ｐ３０６以降に記述されている。データ記憶機構３８は複数のブロックの形で＆Ｉｌ織され、各ブロックは２つの記憶場所を含んでいる。各々の記憶場所は１つの情報ワード、すなわち一度に母線１３を通して転送されうる情報量を記憶する。特定の一実施態様においては、ｌ情報ワードは４バイト又は３２の２進数の情報に相当する。こうして各ブロックは８バイトの情報を記憶することができる。

第５図と関連づけて以下にさら、に詳しく記述されているように、キャッシュ記憶機構３５は、仮想アドレス変換回路により生成された物理アドレスがキャッシュ記憶機構３５内の１アドレスにいつ相当するかを見極めるヒツト／ミス論理回路２６２を含んでいる。原始レジスタ２５７からの仮想アドレスの最低位部分、すなわちｌ実施態様においてはＶＡ　５ＲＣＥ　（８：　３）信号は、データ記憶域内の１ブロツク及び結びつけられたタグ４１人力を選択するためマルチプレクサ２６４を通して結合されている。ヒント／ミス論理回路２６２は次に、結びつけられたタグ４１の入力の中味が変換された物理アドレスに一敗するか否かを決定する。

このような一致がある場合、ヒツト／ミス論理は断定されたＨＩＴ信号を生成し、この信号は母線インターフェイスユニット３３に伝送される。母線インターフェイスユニット３３は断定ＨＩＴ信号を受けとらない場合、従来の方法でアトレンジングされた場所の内容を検索するため母線１３を通して１つのオペレーションを使用可能な状態にする。ＨＩＴ信号が断定された場合、母線インターフェイスユニット３３は母線１３を通してのオペレーションを使用可能にせず、その代りにキャッシュデータ記憶域３８からのデータが内部ＩＤＡＬ母線３４を通じてマルチプレクサ２６３を通って伝送されうるようにする。一般にかかるデータはデータ経路３６に伝送される。

当業者にとっては明白であるように、キャッシュ記憶機構３５内の１ブロツクに記憶された情報は、記憶装Ｗｌｌから受けとられたとき、記憶装置１１内に記憶された情報のコピーである。キャッシュ記憶機構３５内の各々のブロックには、その情報をコピーした元の記憶装置１１内の場所を識別するため母線インターフェイス回路３６により作成された内容をもつ結びつけられた１つのタグ４１がある。さらに、各々のブロックには、そのブロックの内容がそのタグの識別する場所の事実コピー内にあるか否か、すなわちそのブロックの内容が失効したものであるか否かを示すため、母線インターフェイス回路によりリセット又は消去される失効フラグ４２が含まれている。

キャッシュ記憶機構３５の一実施態様においてデータ記憶域３８、タグ４１及びフラグ４２は動的記憶機構である。再生カウンタ２６２は、母線インターフェイスユニット３３の制御の下で、再生アドレスを生成し、このアドレスは動的記憶機構を再生するためマルチプレクサ２６４を通して結合させられる。

１つの命令には、データ経路３６内のレジスタ内のオペランドの場所を識別するか又は仮想アドレス空間内のオペランドの場所を示すアドレスを識別する単数又は複数のオペランド規制子が含まれている可能性がある０例えば、１９８０年１１月２５日付でＴｐＪ、Ｓ、　５ｔｒｅｃｈｅｒ他に対し発行された「可変長の命令を実行するための中央演算処理装置」についての米国特許第４，２３６，２０６号を参照されたい。プロセッサ制御回路４０はデータ経路と共に各々のオペランド規制子を復号してオペランドの場所を識別し、次にこれらを識別された場所から得るべく作業を進める。オペランド規制子はそれ自体そのオペランドを含んでいることがあり（すなわちオペランド規制子は「リテラル」であることができる）、又オペランド規制子は、オペランドを含んでいるものとしてデータ経路のレジスタ（図示されておらず）の１つを識別することもできる。

代替的には、オペランドは、プログラムの仮想記憶空間内の１つの場所にあってもよく、オペランド規制子はこの場所の識別方法を示していてもよい、オペランドが仮想記憶空間にある場合、制御回路４０は記憶域管理回路３７が仮想アドレスを物理アドレスに変換できるようにする。オペランドの物理アドレスが得られた後、母線インターフェイス３３がそのオペランドを得る。これはまずそのオペランドがキャンイユ記憶機構３５内にあるが否かを決定する。オペランドがキャッシュ記憶機構内にある場合、母線インターフェイスはそのオペランドをデータ経路３６へ転送する。一方オペランドがキャッシュ記憶機構３５内にない場合、母線インターフェイス回路３３は記憶機構１１に母線１３を通して読取り要求を転送しそのオペランドを検索する。全てのオペランドが得られた後、データ経路３６は命令により要求されたオペレーションを行なう。

オペランド規制子は又、処理済のデータが記憶されるべき場所も識別する。制御回路４０及び記憶域管理回路３７は、物理アドレスを決定するため上述のものと同じ方法で用いられる。処理済のデータを記憶機構ｌｌ内で記憶しなければならない場合、母線インターフェイス３３は必要とされる書込みオペレーションを母線１３を通して行なう、さらに物理アドレスがキャッシュ３５内の適当なタグに相当する場合、母線インターフェイス３３はデータがキャッシュ３５内に記憶されうるようにする。

母線インターフェイスユニット３３には、母線１３を通してのデータの転送を制御する状態マシン２７０ならびに、内部ＩＤＡＬ母線３４を通してのデータの転送を制御するＩ　ＤＡＬ状態マシン２７１が含まれている。母線インターフェイスユニットはＥＰＰ論理回路２７２をも制御し、一方この回路２７２は浮動小数点プロセッサ３１との通信を制御する。母線インターフェイスユニット３３は以下に、第６図と関連づけてさらに詳しく説明されている。

母　１３を゛　してのオペレーション母線１３は、それに接続されているさまざまなユニット間の情報を表わす信号を転送するための数多（のライン（回線）を含んでいる。特に母線１３には、ＤＡＴデータ及びＡＤＲＳアドレス信号を搬送するＤＡＬ　（３１：　Ｏ）データアドレスライン５０が含まれている。ＣＰＵｌ０１限定的にいうとプロセッサ３０が１つの転送を開始させそれをその転送のための母線マスターとする場合、プロセッサ３０はまずＤＡＬ　（３１：　０）データアドレスライン５０を通してＡＤＲＳアドレス信号を伝送し、転送オペレーションが読みとりオペレーションであるか書込みオペレーションであるかを示すＴＲＴＹＰＥ　（２：　Ｏ）転送タイプの指令信号をライン５２を通して同時に伝送する。ＡＤＲＳアドレス信号及びＴＲＴＹＰＥ　（２：　Ｏ）転送タイプ指令信号がおさまることのできるだけの短かい時間の後、プロセッサ３０は次にライン５１上でＡＤＲ３ＳＴＲアドレスストローブ信号を断定する。

ＡＤＲ５ＳＴＲアドレスストローブ信号が断定されると、母線１３に接続されているその他のユニットは全てＡＤＲＳアドレス及びＴＲＴＹＰＥ　（２：　０）転送タイプ指令信号を受けとり復号する。このときＡＤＲＳアドレス信号により識別されている場所を含むユニットが、転送のための応答するユニットすなわち子装置（スレーブ）である、転送オペレーションが書込みオペレーションでありＡＤＲＳアドレス信号が記憶機構１１内の場所を識別している場合、書込みバッファー２３が子装置である。プロセッサ３０がＡＤＨ３ＲＴＲアドレスストローブ信号を断定してから選択された時間だけ経過した後、プロセッサ３０はＡＤＲＳアドレス信号及びＴＲＴＹＰＥ　（２：　Ｏ）転送タイプ指令信号をそれぞれのラインから除去する。

転送されたＴＲＴＹＰＥ　（２：　Ｏ）転送タイプ指令信号が書込みオペレーションを規定している場合、マスターユニットはライン５０を通してデータ信号を伝送し、次にライン５３上でＤＡＴＡ　ＳＴＲデータストローブ信号を断定する。子装置はこのとき、伝送されたデータを受けとりこれを記憶する。データが記憶されると、アドレッシングされたユニットは、オペレーションがエラー無く完了した場合にはライン５４上でＲＤＹ作動可能信号を、又記憶オペレーション中エラーが発生した場合にはライン５５上でＥＲＲエラー信号を断定する。

一方、伝送されたＴＲＴＹＰＥ　（２：　Ｏ）転送タイプ指令信号が読みとりオペレーションを規定している場合、子装置はアドレス信号により識別された場所からデータを検索し、これらをＤＡＬ　（３１：　Ｏ）データアドレスライン５０を通して伝送し、ライン５４を通して断定されたＲＤＹ作動可能信号を伝送する。

これに応えて、プロセッサ３０はデータを受けとり、断定されたＤＡＴＡ　ＳＴＲデータストローブ信号をライン５３を通して伝送する。

読みとりオペレーション又は書込みオペレーションのいずれかにおいて、子装置がＲＤＹ作動可能信号又は転送中にエラーが発生した場合にはＥＲＲエラー信号を断定した後、プロセッサ３０はＤＡＴＡ　ＳＴＲデータストローブ信号を否定する。それから子装置はＲＤＹ作動可能信号又はＥＲＲエラー信号を否定し、次にプロセッサ３０がＡＤＲ３ＳＴＲアドレスストローブ信号を否定して転送を完了する。

プロセッサ３０以外の、母線１３に接続されたユニットは、母線マスターを構成し、それを通して記憶袋Ｗ１１との転送を開始させることができる。入出力サブシステム１２特にその入出力制御装置２２は母線マスターになることができる。

母線マスターとなるために、入出力制御装置２２はライン５６を通してＤＭＲ直接記憶要求信号を断定する０次にプロセンサ３０は、ライン５７上でＤＭＧ直接記憶許諾信号を断定し、この信号は入出力制御袋Ｗ２２により受けとられる。この時点で入出力制御装置は、プロセッサ３０に関して以上に記されているものと同じ方法で記憶機構との転送を開始させる。入出力制御装置は、転送を完了するまで、ＤＭＲ直接記憶要求信号を断定された状態に維持する。こうして入出力制御装置が数多くの転送を要求する場合、この装置は、転送が完了するまでＤＭＲ直接記憶要求信号を断定された状態に保つことができる。ＤＭＲ直接記憶要求信号が断定されている間プロセッサ３０は機能停止状態にある、すなわちプロセッサは母線１３のさまざまなライン上で信号を監視するがそれ以外いかなる命令も実行しない。

システムに多数の入出力サブシステム１２が含まれている場合、母線マスターとなるべき入出力制御Ｂ装置２２になる別々の要求信号はシステム制御装置に伝送され、このシステム制御装置がＤＭＲ直接記憶要求信号を断定し、ＤＭＧ直接記憶許諾信号の状態を監視する。プロセッサ３０１Ｊ＜ＤＭＧ直接記憶許諾信号を断定したとき、システム制御装置は入出力装置２２の１つを、何らかの優先順位任意決定方法に従って母線マスターになれる状態にする。

母＆１１３は又、状態信号及び制御信号を搬送するその他のラインも数多くもっている。ライン６０は、システム内のオペレーションを同期化するのに用いられるＣＬＫクロンク信号を搬送する。

母線１３上のさまざまな信号は、ＣＬＫクロフク信号に呼応してタイミングされている。

ライン６１は、２つの機能をもつＣＣＴＬキャッシュ制御信号を搬送する。１９８６年９月１２日に提出されたＰａｕｌ　Ｒｎｂｉｎｆｅｌｄ各義の「デジタルデータ処理システムのためのキャッシュ無効化プロトコル」についての米国特許同時係属出願明細書第９０８．８２５号に記されているように、ＣＣＴＬキャッシュ制御信号は例えば、入出力制御装置が母線マスターであり記憶機構１１に対する書込みオペレーションを行なっている場合、この制御装置２０により断定される。入出力制御装置２２は、ＤＡＬデータアドレスライン５０上でＡＤＲＳアドレス信号を、ライン５２上でＴＲＴＹＰＥ転送タイプ信号を伝送している間、そしてライン５１上でＡＤＲ５ＳＴＲアドレスストローブ信号を断定している間、ＣＣＴＬ信号を断定する。ＣＣＴＬキャッシュ制御信号が断定され、ＴＰＴＹＰＥ転送タイプ信号が記憶機構１１への書込みオペレーションを指示している場合、母線インターフェイス３３は、キャッシュ入力全てのタグ４１の内容をチェ７クする。母＆１１３のＤＡＬデータアドレスライン５０上のＡＤＲ３信号がタグ４１の内容と一致する場合、母線インターフェイス３３はそのキャッシュブロックのためのＳ失効フラグ４２をリセットする。

ＣＣＴＬキャッシュ制御信号も又、読みとりオペレーション中に要求されたキャッシュ３５内にプロセッサがデータを記憶しないようにするため、記憶機構１１により断定される。これは、例えば、記憶機構がマルチポート記憶機構である場合すなわち、それが各々別々の母線を通して記憶機ｆｉｌｌをアクセスする複数のプロセッサにより共用されており、検索されているデータがこれらのプロセッサ全てが使用できる１組のアドレス可能な記憶場所からのものである場合に、用いることができる。かかるデータをキャッシュ３５の中に記憶させることは望ましくない、これは、他のプロセッサが共用場所の内容を更新する可能性があるからである。又更新は母線１３を通して行なわれないので、プロセッサ３０により検知されえない、キャッシュからのこのようなデータをプロセッサ３０が使用した場合、これは記憶機構内の該当する場所の内容と一致しない可能性がある。このＣＣＴＬキャンシエ制御信号の使用に関連して、記憶機構１１は、ＤＡＬデータアドレスライン５０を通してそのデータ伝送と同時にＣＣＴＬキャッシュ制御信号を断定し、データを除去する時点までこのＣＣＴＬキャッシュ制御信号を断定された状態に維持する。

母線１３には又ＣＣＲＷＲＴ　ＢＵＦ消去・書込み・緩衝信号を搬送するライン６２も含まれている。ＣＬＲＷＲＴ　ＢＵＦ消去書込み緩衝信号は、他の方法ではプロセッサ３０外部で検出可能とならないプロセッサ３０内部の成る種の条件に呼応してプロセッサ３０により断定される０例えば、プロセッサ３０は、プロセス文脈を切替えさせる命令を実行しているとき或いは業務中断ルーチン又は例外ルーチンを実行し始めたとき、ＣＬＲＷＲＴ　ＢＵＰ消去書込み緩衝信号を断定する。ＣＬＲＷＲＴ　ＢＵＦ消去書込み緩衝信号は、命令実行中プロセッサ制御回路４０により生成されるマイクロ命令内のフィールドにより制御される。

ＣＬＲＷＲＴ　ＢＵＦ消去書込み緩衝信号が断定されると、書込みバッファ２３は、それが記憶機構１１内に記憶されるべきデータを含んでいるか否かを見極める。含んでいない場合には、何もしない、しかし書込みバッファ２３に記憶機構ｌｌ内に記憶すべきデータが含まれている場合には、このバッファはＤＭＲ直接記憶要求信号を断定し、その残りのデータを記憶機構１１内に記憶する試みを続ける。断定されたＤＭＲ直接記憶要求信号に応えて、プロセッサはＤＭＧ直接記憶許諾信号を断定するがこの信号は書込みバッファ２３により無視される。又プロセッサは機能停止もする。書込みバッファ２３は、含まれているデータが全て記憶機構ｌｌ内に適切に記憶されてしまうまでＤＭＲ直接記憶要求信号を断定された状態に維持する。記憶中にいかなるエラーも発生しない場合、書込みバッファ２３はＤＭＲ直接記憶要求信号を否定しプロセッサ３０が続行できるようにする。

記憶機構１１への書込み中エラーが発生した場合、書込みバッファ２３はプロセッサに対してエラー信号を送り、プロセッサ３０が現行の文脈中のエラーを見つけ出し修正するルーチンを処理することができるようにする。エラーが検出される前にプロセッサが文脈を切替えできる状態にある場合、当初データを生成した文脈を見極めることは困難となる。エラーの回復は、文脈が識別できる場合簡単になる。従って、書込みバッファ２３は、現行の文脈からのデータの全てが記憶機構内に適切に記憶されるまでプロセッサが文脈を切替えできないようにする。

゛　ハ　占プロセッサ３１での一′ プロセッサ３０は、（１）第２Ａ図と関連づけて以下に説明されているように、実行すべきオペレーションを指示するため浮動小数点プロセッサ３１に浮動小数点命令の命令コードを転送するため、（２）第２Ｂ図及び第２Ｃ図と関連づけて説明されているように処理のため浮動小数点プロセッサ３１にオペランドデータが転送されうるようにするため、そして（３）第２Ｄ図と関連づけして説明されているように浮動小数点プロセッサ３１から処理済データを得るため、浮動小数点プロセッサ３１にも接続されている。プロセッサ３０及び浮動小数点プロセッサ３１は、ＣＰ　ＳＴＡ　（１：　０）浮動小数点状態信号を搬送するライン７０及びＣＰ　ＤＡＴ　（５：０）浮動点データ信号を搬送するライン７１という２つのラインセットにより相互接続されている。浮動小数点プロセッサ３１は又、ＤＡＬデータアドレスライン５０、ＣＬＫ信号を受けとるためのライン６０、ＡＤＲ３ＳＴＲアドレスストローブ信号を受けとるためのライン５１、ＲＤＹ作動可能信号を受けとるためのライン５４、ＥＲＲエラー信号を受けとるためのライン５５及びＤＭＧ直接記憶許諾信号を受けとるためのライン５７を含む、母線１３の複数のラインにも接続されている。ＣＰ　ＳＴＡ　（１：０）浮動小数点状態信号及びＣＰ　ＤＡＴ　（５：　Ｏ）浮動小数点データ信号は、ライン６０上のＣＬＫ信号と同期的に伝送される。

遊び（あき）状態にある間、浮動小数点プロセッサ３１はライン６０上のＣＬＫ信号と同期的に、ライン７０及び７１上の信号の状態をサンプリングする。ライン７１のうち少な（とも１本が断定されたレベル信号を搬送しているとき、浮動小数点プロセッサ３１はこれらのライン上の信号及びライン７０上の信号をラッチングする。第２Ａ図を参照すると、プロセッサ３０が浮動小数点プロセッサ３１に命令を伝送する場合、プロセッサ３０は、その命令の命令コードの少なくとも一部分を、ＣＬＫクロック信号の選ばれた数の軽い連続音により規定される間隔の間、ライン７１を通してＣＰ　ＤＡＴ　（５：　０）浮動小数点データ信号として、浮動小数点プロセッサ３１へ伝送する。この間隔中、ＣＬＫクロック信号の連続音の１つと同期的に、浮動小数点プロセッサ３１は信号をランチングし記憶する。この間隔が終了した時点で、プロセッサ３０はライン７０及び７１から信号を除去する。

ライン７１を介して送られるＣＰ　ＤＡＴ（５：００）浮動小数点データ信号は、実行されるべき浮動小数点演算を識別するのに十分であり、且つ該演算において使用されるオペランドの数をも識別する。ライン７１を経由する情報の伝達と同時に、他の情報がＣＰ　ＳＴＡ　（１：　００）浮動小数点状況信号としてライン７０を介して送られるが、これは浮動小数点処理に関する他の情報を提供するものである。即ち、浮動小数点オペランドはデータ・タイプと呼ばれる幾つかのフォーマットで符号化することが出来、該オペランドのフォーマントに関する情報はライン７０を介してＣＰ　５ＴＡ（１：００）浮動小数点状況信号として送られる。

一実施例においては、オペランドのフォーマントに関する情報のうちの一部も演算情報と共にライン７１を介して送られる。

演算コードを受信すると、浮動小数点演算処理装置３１はそれを復号して、実行するべき演算と所要のオペランドの数とを判定する０次に、演算処理装置３０（演算コード送信に応答）と浮動小数点演算処理装置３１（演算コード受信に応答）とは、オペランドがＤＡＬデータアドレスライン５０を介して送られる状態となる。データ・タイプ情報は浮動小数点演算処理装置３１に該オペランドの各々のフォーマットを判定するために使われる。成るオペランドフォーマットに関しては、ＤＡＬデータアドレスライン５０を経由する一回の伝送に納まるより多数のビットが成るオペランドフォーマットに必要とされるので、単一のオペランドを転送するために複数回の転送が必要となる。そこで、データ・タイプ情報は、各オペランドを転送するのに必要なりＡＬデータアドレスライン５０経由の転送回数も示す。

オペランドは、三つのソース、即ち、メモリー１１　（第１図）、カーシュ３５、又はデータ経路３６中の演算処理装置のレジスター（第３Ａ図に示す）のいずれかに格納される。単一の演算に要する色々なオペランドもこれら三つのソースのいずれかに格納する事が出来る。しかし、単一のオペランドを転送するのにＤＡＬデータアドレスライン５０経由の転送を複数回行なう必要がある場合には、その転送は普通は全て単一のソースに対して為される。

第２Ｂ図は、メモリーからオペランドを回収するべく送信される信号の状態を示し、第２Ｃ図はカーシュ３５又はデータ経路３６中のレジスターからオペランドを転送するために送信される信号を示す、即ち、第２Ｂ図及び第２Ｃ図はＤＡＬアドレスライン５０経出で転送を一回行なう信号の状態を示しているのであり、単一のオペランドのために複数回の転送を要することがあることを理解するべきである。

第２Ｂ図を参照する。若しオペランドがメモリー１１にあれば、演算処理装置３０はその回収をメモリー１１から開始する。即ち、演算処理装置３０はＡＤＲＳアドレス信号をＤＡＬデータアドレスライン５０に出力して上記の如くに読み出し動作を実行し、ＡＤＲ３ＳＴＲアドレスストローブ信号を表明する。その短時間後、演算処理装置３０はＣＰ　５ＴＡ（１：００）浮動小数点状況信号を二進値Ｏを有するライン７０に出力する、即ち、両方のＣＰ　ＳＴＡ　（１：　００）浮動小数点状況信号を否定する。更に、演算処理装置３０は、ＣＰ　ＤＡＴ（５：００）浮動小数点データ信号をライン７０に送信し、そこでＣＰ　ＤＡＴ　（５：　４）浮動小数点データ信号は、ＤＡＬデータアドレスライン５０を介して送信されるデータのうちのどれほどの量が該オペランドで使用されるかを示すアドレスアライメントコードを包含している。

該オペランドがＤＡＬ　（５：　０）データアドレスライン上の短リテラルであればＣＰ　ＤＡＴ　（０）浮動小数点データ信号が主張され、そうでなければＣＰ　ＤＡＴ　（１）浮動小数点データ信号が主張される。

浮動小数点処理装置３１は第２Ａ図と関連して上記した手順で既に演算情報を受信しているので、該装置はオペランドを受信する状態である。主張されたＣＰ　ＤＡＴ　（５：　Ｏ）浮動小数点データ信号は、浮動小数点演算処理装置３１に対して、バス１３の選択されたライン、特にＡＤＲ３ＳＴＲアドレスストローブ信号を運ぶライン５１上の信号をサンプリングする様に指示する。

浮動小数点演算処理装置３１は、ＡＤＲ３ＳＴＲアドレスストローブ信号を使用して、オペランドがメモリー１１から回収されていることを判定する。若し、それが主張されたＣＰ　ＤＡＴ（５：　０）浮動小数点データ信号を受信する時にＡＤＲ５ＳＴＲアドレスストローブ信号が主張されると、浮動小数点演算処理装置３１は、メモリー１１によるライン５４上のＲＤＹレディー信号の主張に応答してＤＡＬデータアドレスライン５０上のデータ信号をランチする。演算処理装置３０はＤＡＴ　ＳＴＲデータストローブ信号をもって応答して転送を完了させる。

若しメモリー１１が主張されたＲＤＹレディー信号の代わりに主張されたＥＲＲエラー信号を伴う回収要求に応答するならば、浮動小数点演算処理装置３１はＤＡＬデータアドレスライン５０上の送信データをランチしないことが理解されるであろう、演算処理装置ｆ３０は、要求されることのある再試行等のエラー回復動作が要求されたならばそれを実行し、第２Ｂ図に示した動作を繰り返す。

第２Ｃ図は、オペランドがカーシュ３５にあるにしても、或はデータ経路３６中のレジスターにあるにしても、オペランドを演算処理装置３０から浮動小数点演算処理装置３１への転送を理解するのに有益なタイミング図である（第３Ａ図と関連させて後述する）、いずれの場合にも、該演算処理装置はＤＡＬデータアドレスライン５０上のデータ信号と、第２Ｂ図と関連して上記したのと同じ符号づけを有するＣＰ　ＤＡＴ　（５：　Ｏ）浮動小数点データ信号とを置き、ＣＰ　ＳＴＡ　（１：　００）浮動小数点状況信号の両方を否定する。これらの信号は、演算処理装置３０により、選択された数のＣＬＫクロンク信号の期間中、維持される。その期間中、浮動小数点演算処理装置３１はＤＡＬデータアドレスライン５０上の信号をランチしている。−オペランドの全体を転送するためにＤＡＬデータアドレスライン５０経由の複数転送が必要な場合には、第２Ｃ図に示されているシーケンスが反復される。

オペランドのデータタイプが、オペランド全体を転送するためにＤＡＬデータアドレスライン５０経由の多重転送を必要とする様なデータタイプであれば、演算処理装置３０、メモリー１１及び浮動小数点演算処理装置３１は、オペランド全体が転送されるまで第２Ｂ図及び第２Ｃ図に示されている動作を反復する。

第２Ｂ図に示されている動作シーケンスは、下記の相違点を除いて、第２Ｃ図に示されている動作シーケンスと同様であることが理解されるであろう、ＣＰ　ＤＡＴ（５：００）浮動小数点データ信号が主張された時ＡＤＲ３ＳＴＲアドレスストローブ信号がライン５１上で主張されたならば、浮動小数点演算処理装置３１は、主張されたＲＤＹレディー信号を、オペランド（又はオペランドの一部分）がその時ＤＡＬデータアドレスライン５０上にあることの表示として利用する。しかし、ＣＰ　ＤＡＴ　（５：００）浮動小数点データ信号が主張された時にＡＤＲ３ＳＴＲアドレスストローブ信号が主張されなければ、浮動小数点演算処理装置３１は、ＣＰ　ＤＡＴ　（５：　００）浮動小数点データ信号の主張を、オペランド（又はオペランドの一部分）がその時ＤＡＬデータアドレスライン５０上にあることの表示として利用する。

両方の場合において、浮動小数点演算処理装置Ｆ３１は、第１の場合にはＲＤＹレディー信号の受信後に、第２の場合には主張されたＣＯＤＡＴ（５１０）浮動小数点データ信号の受信後に、ライン６０上のＣＬＫクロンク信号と同期してＤＡＬデータアドレスライン５０上の信号をラッチする。

オペランドが転送された後、演算処理装置３０及び浮動小数点演算処理装置３１は、浮動小数点演算処理装置３１が結果を送信するべく処理された時演算処理装置３０がそれを受信する様に処理される状態になる。第２Ｄ図は、処理されたデータを演算処理装置３０へ転送するために演算処理装置３０及り浮動小数点演算処理装置３１に利用される動作シーケンスを詳細に示すタイミング図である。処理されたデータは、結果が負であったかゼロであったかを示すと共に結果に関する他の選択された事実を示す状態コードと、浮動小数点演算処理装置３１により実行された計算の値を表わすデータ信号との両方から成る。

第２Ｄ図を参照する。初めに演算処理装置３０はライン７ｏ及び７１を介して信号コードを送信して、処理されたデータを受信出来る状態にあることを示す。一実施例においては、ＣＰ　５ＴＡ（１：００）浮動小数点状況信号は両方とも否定され、ＣＰ　ＤＡＴ（３）浮動小数点データ信号は主張され他は否定される。

その後、浮動小数点演算処理装置３１はライン７０及び７１を介して送信出来る。

浮動小数点演算処理装置３１は、処理されたデータを転送出来る状態の時、状態コードを表わすＣＰ　ＤＡＴ　（５：　Ｏ）浮動小数点データ信号と同時に、その効果←対するコードを表わすＣＰＳＴＡ　（１：　ＯＯ）浮動小数点状況信号を送信する。浮動小数点演算処理装置３１は、選択された数のＣＬＫクロック信号の期間中これらの信号を維持し、その後データ信号をＤＡＬデータアドレスライン５０上に出力すると共に、その効果に対するコードをライン７０及び７１に出力する。処理されたデータ信号を転送するためにＤＡＬデータアドレスライン５０経由の複数転送が必要である時には、浮動小数点演算処理装置ｆ３１はＣＬＫクロフク信号と同期してそれらを転送する。

浮動小数点演算処理装置３１がオペランドを処理している間、結果を演算処理装置３０に送信する前に、演算処理装置３０は、入出力サブシステム１２がメモリー１１との間で転送を行なうことを許すＤＭＧダイレクトメモリー許諾信号を主張する事が出来る。演算処理装置３０が処理されたデータを受信出来る状態であることを該演算処理装置が表示した後、浮動小数点演算処理装置３１はライン５７の状態を監視する。浮動小数点演算処理装置３１が処理されたデータを戻せる状態である時にＤＭＧダイレクトメモリー許諾信号がライン５７に主張されると、浮動小数点演算処理装置３１は、処理されたデータを戻すことを、ＤＭＧ信号が否定された後まで遅延させる。

また、例えばメモリー１１からオペランドを検索している時にエラーが発生すると、演算処理袋Ｗ３０は、浮動小数点演算処理袋Ｗ３１から処理済データを受信したい旨を示さない、演算処理装置３０は浮動小数点演算処理装置ｉ３１の動作を打ち切らない；むしろ、演算処理装置３０が新しい演算コードを浮動小数点演算処理装置３１に送ると、浮動小数点演算処理装置３１はその演算コードで動作する。演算処理装置３０が処理済データを受信出来る状態であることを示す、演算処理装置３０からライン７０及び７１を介して送信されるＣＰ　５ＴＡ（１：００）浮動小数点状況信号とＣＰ　ＤＡＴ（５：Ｇｏ）浮動小数点データ信号とは、浮動小数点演算処理装置Ｆ３１がそれらを区別し得る様にするため、如何なる演算コードにも対応していては成らないことが分かるであろう。

ヱニＬ径監３６演算処理装置３０のデータ経路３６を第３Ａ図及び第３Ｂ図と関連させて説明する。第３Ａ図を参照すると、データ経路３６は、ＧＰＯないしＧＰ１４で示した１５個の汎用レジスターの組と、ＴＥＭＰＯないしＴＥＭＰ　１５で示した１６個の一次しシスター８１＆ｌｉと、ＷＯないしＷ７として示した８個の作業レジスター８２の組とを含む複数組のレジスターを含んでいる。また、データ経路３６は算術論理ユニット８３を含んでおり、このユニットは、ＡＬＵ制御回路８４からのＡＬＵ　ＣＴＲＬ制御信号の制御下で、幾つかの出所からのデータに算術演算及び論理演算を行なう、ＡＬＵｌ［１回路８４は、下記の通りに制御回路４０（第２図）から提供されるＡＬＵ　ＯＰ　ＳＥＬ演算選択信号によって制御される（第３Ｃ図）、算術論理ユニット８３において使われるデータは、レジスター８０，８１及び８２から、乗算及び除算と関連して使用されるＱレジスター（図示せず）から、演算処理装置３０、メモリー１１又は所要のデータがカーシュ内にある場合にはカーシュ３５内の色々なレジスターから、並びに当該技術分野において周知されている様に該データ処理システム内の他の出所から、提供される。

算術論理ユニット８３は、処理するべきデータを二つの入力端子、即ちＡ　ＩＮ入力端子及びＢ　ＩＮ入力端子、を通して受信し、制御マイクロワードからのＡＬＵ　ｃｒＲＬＷＶｍ信号に従、って該データを処理し、処理済データをＷ　ＯＵＴライト出力端子を通して送信する。入力データの出所は全てワイヤードＯＲ構成でＡ　ＩＮ及びＢ　ＩＮ入力端子に接続されている。制御回路４０（第１図）からの制御マイクロワードは、Ａ　ＩＮ及びＢＩＮ入力端子に実際に送信されるべきデータの出所と、処理済ブタ−が格納される格納場所とを決定する。即ち、一実施例においては、Ａ　ＩＮ入力端子へのデータの出所は、ｍｓｏ、８１及び８２内のレジスターの全てと、演算処理装置内の選択された雑多なレジスターと、メモリー１１又はカーシュ３５を含む、一方、Ｂ　ＩＮ入力端子へのデータの出所は、組８２のレジスターと、選択された他の雑多な演算処理装置レジスターとのみを含む、処理済データは、若しそうでなければデータの出所となるかも知れない如何なる場所にも書き込む事が出来る。

従って、汎用レジスター８０は二組の制御信号、即ち一組のＡ　ＥＮ　ＧＰＲ” Ａ”イネーブル汎用レジスター制御信号と、−ｍのＷ　ＥＮ　ＧＰＲライトイネーブル汎用レジしター制ｍ信号とを受信する。演算論理ユニット８３のＡ　ＩＮ入力が汎用レジスターの内容を受信するべき場合には、その汎用レジスターの内容が算術論理ユニット８３のＡ　ＩＮ入力端子に送信されることを可能にするＡ　ＥＮ　ＧＰＲ”Ａ”イネーブル汎用レジスター制御信号のうちの対応する一つが主張される。同様に、算術論理ユニット８３の出力が汎用レジスター８０の一つにロードされるべき場合には、その汎用レジスターに対応する一つのＷＥＮ　ＧＰＲライトイネーブル汎用レジスター制御信号が主張される。

一時レジスターの組８１と作業レジスターの組８２とは同様の制御信号を受信する。即ち、一時レジスターの組８１は、選択された一時しシスターの内容が算術論理ユニット８３のＡ　ＩＮ入力端子へ送られることを可能にするための一組のＡ　ＥＮ　ＴＥＭＰ　”　Ａ″イネーブル時制御信号を受信する。また、−組の −ＥＮ　ＴＥＭＰライトイネーブル一時制御信号は、算術論理ユニフト８３のＷＯＵＴ出力端子からの処理済データが一時しシスターの組８１内の選択された一時しシスターに格納されることを可能にする。

作業レジスターの組８２は、選択された作業レジスターの内容がＡ　ＩＮ及びＢ　ＩＮ入力端子にそれぞれ転送されることを可能にするための一組のＡ　ＥＮ　ＷＲ“Ａ″及びＡ　ＥＮ　ＷＲ“Ｂ”イネーブル作業レジスター制御信号を受信する。また、作業レジスターの組８２は、算術論理ユニット８３からの処理済データが選択された作業レジスターに格納されることを可能にするための一組のＷ　ＥＮ　ＷＲライトイネーブル作業レジスター制御信号を受信する。算術論理ユニット８３のＡ　ＩＮ及びＢ　ＩＮ入力端子及び処理済データを格納することの出来る格納場所へのデータの他の出所のために同様の制御信号（図示せず）が発生される。

第３Ｂ図は、第３Ａ図に示した色々なレジスター制御信号と、図示しない他の制御信号とを発生させる回路の論理図である。初めに、制御マイクロワードは、算４Ｆｇ論理ユニット８３のＡ　ＩＮ及びＢ　ＩＮ入力端子へ転送される信号の出所を制御する信号と、Ｗ　ＯＵＴ出力端子からの信号の宛先を制御する信号とを定義する三つのフィールドを含んでいる。即ち、制御信号マイクロワードは、Ａ　５ＥＬ（５：０）　“Ａ″選択制御信号と、Ｂ　５ＥＬ（３：　Ｏ）　“Ｂ′ 選択制御信号、及びＤＥＳＴ　（１：　Ｏ）宛先（即ち、ライト）選択制御信号とを定義するフィールドを含む。

制御回路４０　（第１図）は、新しい指令の処理を開始する時ＮＥＷ　ｌＮ５Ｔ新指令信号を主張し、各オペランド・スペシファイアーの復号を開始する時にはＮＸＴ　ＳＰＣネクスト・スペシファイアー信号を主張する。第３Ｂ図を参照するに、制御回路４０からのＮＥＷ　ｌＮ５Ｔ新指令信号に応答して、カウンタ８５が初期化される。オペランド・スペシファイアーが復号される毎に、制御回路はＮＸＴ　ＳＰＣネクスト・スペシファイアー信号を主張し、該カウンタのカウント動作を可能にする。カウンタ８５は、復号されているオペランド・スペシファイアーを識別する二進化信号ＳＮスペシファイアー数を発生させる。

該ＳＮスペシファイアー数信号に応答して、二つのデコーダ８６及び８７がそれぞれ出力信号ＷＸ　ＥＮ　ＷＳＮ（Ｘはカウンタ８５から信号が発生される順にＯ１２，４，７，３，１である）及びＷＸ　ＥＮ　ＷＳＮ＋１　（Ｘは１．３．５．０．４．２である）を発生させる。一般に、オペランドは、デジタルデータ処理システムで算術演算又は論理演算が為される前にデジタルデータ処理システム以外のどこかから作業レジスター８２内に転送され、ＷＸ　ＥＮ　ＷＳＮ及びＷＸ　ＥＮ　ＷＳＮ＋１信号は、オペランドがそれぞれの作業レジスターにロードされる順番に関連する。しかし、一作業レジスターが提供し得るより多いスペースをデータ項目が必要とする場合には、その一部はＷＸ　ＥＮＷＳＮ信号により特定される作業レジスターにロードされ、残りはＷＸ　ＥＮ　ＷＳＮ＋１で特定される作業レジスターにロードされる。

例えば、成る指令を実行している際に各オペランドが単一の作業レジスターに納まるならば、第１オペランドは作業レジスター８２のレジスター０に転送され、第２オペランドはレジスター２に、第３オペランドはレジスター４に転送されるなど、デコーダ８６により特定される順序で転送される０本書記載の特定の実施例では最大６個のオペランドが指令実行に使用される。若し各オペランドが二つの作業レジスターを必要とするならば、第１オペランドはデコーダ８６により決定されるレジスター０と、デコーダ８７により決定されるレジスター１とに転送される。

デコーダ９０はＡ　５ＥＬ（５：００）　“Ａ°選択制御信号を受信し、該制御信号の符号付けに応答して数個のＡ　ＥＮ　ＸＸイネ−プリング信号（ＸＸはＧ　Ｐ　ＲＯ−１４、ＴＥＭＰＯ−ＴＥ？ＩＰ１５、ＷＯ−Ｗ？、ＷＳＮ、ＷＳＮ＋Ｌ及び０ＴＨＥＲを指す、ここで”０Ｔ）ＩＥＲ″は、前述のＱレジスターを含む、演算処理装置３０内の他の選択されたレジスターに関する）を発生させる。同様に、デコーダ９１はＢ　５ＥＬ（３：Ｏ）　“Ｂ″選択制御信号を受信し、該制ｉｌｌ信号の符号づけに応じて数個のＢ　ＥＮ　ＸＸイネ−ブリング信号（ＸＸはＷＯ−Ｗ？、ＷＳＮ、ＷＳＮ＋１、及び０ＴＨＥＲを指す、ここで０ＴＨＥＲは演算処理装置３０内の選択された他のレジスターに関する）をそれぞれの出力信号ラインに発生させる。

Ａ　ＥＮ　ＷＳＮイネ−ブリング信号は、デコーダ９０からのＷＸ　ＥＮ　ＷＳＮイネーブルライトスペシフィアー数信号をゲート制御する一組のゲート・ドライバー１００に中継され、それらが、デコーダ９０からのＡ　ＥＮ　ＷＸ信号（Ｘは０．２．４．７．３及び１である）を運ぶそれぞれの信号ラインに中継されることを許す、斯くして、若しＡ　ＳＥＬ　（５：　００）　“へ２選択信号に応答してデコーダ９０がＡ　ＥＮ　ＷＳＮＳＮイネ−プルレジスタースペシフィアー数信号を主張すれば、ドライバー１００は、その時デコーダ８６により主張されているＷ　Ｘ　ＥＮＷＳＮ信号を運ぶ信号ラインを付勢する。ゲート・ドライバー１０１は、Ａ　ＥＮ　ＷＳＮ＋１信号により制御され、デコーダ８７により発生されたＷＸ　ＥＮ　ＷＳＮ＋１信号に対して同じことを行なう、また、ゲート・ドライバー１０２及び１０３は、Ｂ　ＥＮ　ＷＳＮ及びＢ　ＥＮ　ＷＳＮ＋ｌＳＮ−ブリングにより制御され、Ｂ　ＥＮ　ＷＯ−Ｂ　ＥＮ　Ｗ７と関連しテｗＸＥＮ　ＷＳＮ及びＷＸ　ＥＮ　ＷＳＮ＋１信号に対して同じことを行なう。

また、デコーダ９０及び９１及びドライバー１０−１０３からの出力信号はラッチ９２及び９３に中継される。ラッチ９２及び９３は、Ａ　ＬＴＨＨＯＬＤ及びＢ　ＬＴＨＨＯＬＤランチホールド信号が否定される時には入力信号の状態をそれぞれの出力端子に中継し、Ａ　ＬＴＨＨＯＬＤ及びＢ　ＬＴＨｌｌ０ＬＤラツチホ一ルド信号が主張される時にはそれぞれの信号ラインの状態をラッチする。

制御回路４０は、それぞれの信号ライン上の信号が色々なＷ　ＥＮ　ＸＸライトイネ−プリング信号を発生させるのに使用するために安定となった時Ａ　ＬＴＨＨＯＬＤ及びＢ　ＬＴＨＨＯＬＤラッチホールド信号を主張するので、制御回路は新しい制御マイクロインストラクションを発生させ使用する事が出来ることとなり、さもなければデコーダ９０及び９１の出力を変化させ信号ライン上の信号を変化させる。

ラッチ９２及び９３にラッチされた信号はマルチプレクサ１０４の入力端子のそれぞれの組に中継される。また、マルチプレクサ１０４は、デコーダ８６からのＷＸ　ＥＮ　ＷＳＮ信号を受信する入力端子の第３の組と、否定されるレベルの信号を受信する入力端子の第４の組とを有する０選択された入力端子の組が制御回路４０からのＤＢＳＴ　（１：　Ｏ）宛先信号を受信し、該ＤＢＳＴ（１：　Ｏ）宛先信号は制御マイクロインストラクションから由来する。二つのＤＥＳＴ　（１：　Ｏ）宛先信号は４組の入力信号のうちから出力に中継されるべき一組を選択し、所要のＷ　ＥＮｘｘ　＜ｘｘはＧＰＲ，ＴＥＭＰ、ＷＲ，及び０Ｔ）ＩＥＲを指す）ライトイネ−ブリング信号を提供する。従って、二つのＤＥＳＴ（１：　０）宛先信号に応じてライトイネ−ブリング信号が選択されるが、これは、さもなければ処理済データの多数の宛先を選択するのに必要とされるより遥かに少ない信号である。

上記した如く、算術論理ユニット８３（第３Ａ図）によって為される演算はＡＬＵｉｌ制御回路８４からのＡＬＵ　ＣＴＲＬ信号により制御され、該回路８４は、演算処理袋２３０の制御回路４゜（第１Ｂ図）からのＡＬＵ　ＯＰ　ＳＥＬ演算選択信号により制御される。第３Ｃ図を参照するに、ＡＬＵ制御回路８４は、ＡＬＵＯＰ　ＳＥＬ演算選択信号に応答してＡＬＵ　ＣＴＲＬ　Ｃ０ＤＥ制御コ一ド信号を発生させるプログラマブル・論理アレイ回路から成るデコーダ８５を含む、また、デコーダ８６は、ＡＬＵＯＰ　ＳＥＬ演算選択信号を受信して、ＡＬＵ　ＯＰ　ＳＥＬ演算選択信号の符号づけに応じてＭＵＬ乗算信号又はＤＩＶ除算信号を発生させる。

青畳として、算術論理回路８３は直接に乗算又は除算を行なわないので、一つの特別の実施例では、プログラム指令により特定された時には既知の順次加算シフト乗算アルゴリズムの実施によ時には、既知の順次シフト−減算／加算・非復元型除算アルゴリズムの実施により除算を行なう。

該乗算アルゴリズムにおいては、制御回路４０は、算術論理ユニット８３が加算又は通過演算（通過演算においては、該算術論理ユニットの一人力端子のデータ信号が出力端子に送られる）を行なうことを可能にする一連のＡＵＬ　ＯＰ　ＳＥＬ演算選択信号を発生させ、その結果は前述のＱレジスター（図示せず）に格納される。該除算アルゴリズムにおいては、ＡＬＵ　ＯＰ　ＳＥＬ演算選択信号は、算術論理ユニット８３が加算又は減算を行なうことを可能にし、その結果もＱレジスターに格納される。

どの演算が為されるべきか、即ち、乗算プログラム指令に対して加算又は通過演算を行なうべきか、除算プログラム指令に対して加算又は減算を行なうべきか、ということは、シリーズ中の先の演算の結果の一部に基づく。

先の演算の結果が決定された後までの、制御回路４０（第１Ｂ図）によるＡＬＵ　ＯＰ　ＳＥＬ演算選択信号の発生の遅延を防止するために、ＡＬＵ制御回路８４は、ＡＬＵ　ＯＰ　ＳＥＬ演算選択信号がＭＵＬ又はＤＩＶ演算を特定するならばＡＬＵ　ＣＴＲＬ制御信号のうちの少なくともいくつかを発生させる回路を包含している。デコーダ８５はこれらの信号のうちのいくつかを発生させて、それらをＡＬＵ　ＣＴＲＬ　Ｃ０ＤＥＩＩＪ御コ一ド信号として送信し、該信号はマルチプレクサ８８の一人力に中継され、その出力信号は、算術論理ユニット８３を制御するＡＬＵ　ＣＴＲＬ制御信号を構成する。

マルチプレクサ８８の第２人力はＰＲＥＳＥＴ　ＣＴＲＬＣＯＤＥブリセント制御コード信号を受信する。先の段落に関して、乗算及び除算が共に加算ステップを含むので、ＰＲＥＳＥＴＣＴＲＬ　Ｃ０ＤＥプリセツト制御コ一ド信号は加算演算を特定する。若しＡＬＵ　ＯＰ　ＳＥＬ信号がＭＯＬ演算を特定するならば、ＡＬＵ　ＣＴＲＬ　Ｃ０ＤＥコ一ド信号は算術論理ユニットの通１１５１！能を特定する。一方、若しＡＬＵ　ＯＰ　ＳＥＬ演算選択信号がＤＩＶ除算を特定するならば、ＡＬＵ　ＣＴＲＬＣＯＤＥ制御コード信号は減算を特定する。

第２デコーダ８６も制御回路４０（第１Ｂ図）からＡＬＵＯＰ　ＳＥＬ演算選択信号を受信し、それらがＭＵＬ乗算を特定する時にはＭＵＬ乗算信号を主張し、それらがＤＩＶ除算を特定することにはＤＩＶ除算信号を主張する。ＭＵＬ乗算及びＤＩＶ除算信号は、マルチプレクサ制御回路８７を制御し、該回路８７は、当該技術分野において既知の如くに、為されるべき演算を決定する先の結果の一部分を表わすＲＥＳＵＬＴＳ信号を他の回路から受信する。該ＲＥＳＵＬＴＳ信号、及びデコーダ８６からのＭＵＬ乗算及びＤＩＶ除算信号に応答して、マルチプレクサ制御回路８７は、マルチプレクサ８８を制御するＭＵＸ　ＳＥＬマルチプレクサ選択信号を発生させる。

詳しく述べると、若しデコーダ８６がＭＵＬ乗算信号を発生させ且つＲＥＳＵＬＴＳ信号が加算を実行するべき旨を表わしているならば、マルチプレクサ制御回路８７はＭＵＸ　ＳＥＬマルチプレクサ選択信号を発生させるが、該信号は、ＰＲＥＳＥＴＣＴＲＬ　Ｃ０ＤＥプリセント制御コ一ド信号を算術論理ユニット８３に中継して該ユニットが加算を行なうことを可能にする。

同様に、若しデコーダ８６がＤＩＶ除算信号を発生させ且つＲＥＳＵＬＴＳ信号が加算を実行するべき旨を表わしているならば、ＰＲＥＳＥＴ　ＣＴＲＬ　Ｃ０ＤＥブリセント制御コ一ド信号を算術論理ユニット８３に中継して該ユニットが加算を実行することを可能にするＭＵＸ　ＳＥＬマルチプレクサ選択信号が発生させられる。

一方、（１）デコーダ８６がＭＵＬ乗算信号を発生させ且つＲＥＳＵＬＴＳ信号が通過演算を実行するべき旨を示しているか、又は（２）デコーダ８６がＤＩＶ除算信号を発生させ且つｌ？ＥｓｔｌＬＴｓ信号が減算を実行するべき旨を示していれば、ＭＵＸ　ＳＥＬマルチプレクサ選択信号は、マルチプレクサ８８がデコーダ８５からのＡＬＵ　ＣＴＲＬ　Ｃ０ＤＥ信号を、算術論理ユニット８３を制御するＡＬＵ　ＣＴＲＬ信号としてその出力に中継することを可能にする。デコーダ８６がＭＵＬ乗算信号もＤＩＶ除算信号も発生させない時にも、ＭＵＬ　ＳＥＬマルチプレクサ選択信号は、マルチプレクサ８８がデコーダ８５からのＡＬＵ　ＣＴＲＬＣＯＤＥ信号を算術論理ユニット８３を制御するためのＡＬＵＣＴＲＬＩＩｍ信号としてその出力に中継することを可能にする。

第３Ｃ図に示されている回路は、デコーダ８６、マルチプレクサ８８及びマルチプレクサ制御回路８７の適切な選択により、先の演算の結果に完全に又は部分的に依存する他の算術論理ユニット演算と関連して使用することも出来るものであることが理解されよう、制御回路４０は次の演算のためのＡＬＵ　ＯＰ　ＳＥＬ演算選択信号を発生させる前に演算の結果が決定されるまで待っている必要がないので、該回路は、算術論理演算間の時間を短縮することを容易にするものである。

並進用突き合わせ検証回路メモ！−σ　３７のバッファ２６０ＣＰＵＩＯ（第１図）を含むシステムにおいて、各プログラムがメモリースペース全体が割り当てられていると考えられて仮想メモリー構成が使われているが、それはメモリー１１が提供する物理的メモリースペースより大きいことがある。

演算処理装置３０が仮想メモリースペース内の特定の場所にアクセスしなければならない時、仮想のメモリースペースの所要の部分は必要に応じて物理的メモリー１１内にシフトされまたは該メモリー内から外ヘシフトされ、物理的メモリー１１内に無い仮想メモリースペースは大量記憶装置（代表的にはディスク格納ユニット）に格納される。

演算処理装置３０の一部、即ちメモリー管理回路３７は、メモリーｌｌ内に格納されている並進ページテーブル（図示せず）上の記入項目を使って、“仮想上のアドレス゛と称する仮想メモリースペース内のアドレスと、物理的メモリー１１内の物理的アドレスとの間で並進を行なわせる。仮想メモリーを備えたシステムにおける仮想アドレスから物理的アドレスへの並進の手順は周知されているので、ここでは説明しない。

仮想アドレスから物理的アドレスへの並進を高速化するために、メモリー管理回路３７は、並進と関連して最近に使用された選択された数のページテーブル項目を格納する並進バッファ２６０を含む、並進バッファ２６０の回路はブロック図の形で第４Ａ図に示されており、並進バッファ２６０のより詳しい論理図は第４Ｂ−１図及び第４Ｂ−２図に示されている。

第４Ａ図を参照するに、並進バンファ２６０は、仮想アドレスの高位部分を格納する複数の項目を有する内容アドレス可能メモリー１１０と、ヒフドパソファ１１１と、ページフレーム数格納回路１１２とを含んでいる。仮想アドレスの高位部分は仮想メモリースペースにおける“ページ”を特定するが、ページは所定数の連続する格納場所を有する。ページフレーム数格納回路は内容アドレス可能メモリーと同数の項目を包含している。ページフレーム数回路の各項目は、内容アドレス可能メモリーの一項目と関連しており、内容アドレス可能メモリー内の仮想アドレスの高位部分に対応する物理的アドレスの高位部分又はページフレーム数を格納する。一実施例においては、内容アドレス可能メモリー及びページフレーム数格納回路は共に２８個の項目を包含する。

並進バンフプ２６０は保護論理回路１１３も含んでおり、この回路も２８個の項目を含み、その各々が内容アドレス可能メモリーの一つの項目と関連している。

保護論理回路の各項目は、内容アドレス可能メモリー１１０内の対応する項目の内容によって特定される格納場所の内容に対するプログラムのアクセス権を表わす復号された保護コードを格納する。

また、並進パンファ２６０は、４組のフラグ、即ち、ｒＮＵＬ最後に使われなかったフラグ」の組１１４、ｒＴＢ、Ｖ並進バッファ２６０妥当フラグ」の組１１５、ｒＰＴＥ、Ｖページテーブル項目妥当フラグ」の組１１６、及びｒＰＴＥ、Ｍページテーブル項目修正フラグ」のｍ１１７と、を有する。内容アドレス可能メモリー１１０内の各項目は、ｍ１１４のｒＮＵＬ最後に使われなかったフラグ」の一つ、組１１５のｒＴＢ、Ｖ並進バッファ２６０妥当フラグ」の一つ、＆１１１１６のｒＰＴＥ、Ｖページテーブル項目妥当フラグ」の一つ、及びｍ１１７のｒＰＴＥ、Ｍページテーブル項目修正フラグ」の一つと関連している。ｒＮＵＬ最後に使われなかったフラグ」の組１１４及びｒＴＢ、Ｖ並進バッファ２６０妥当フラグ」の組１１５は、並進バッファの動作を制御するために使われる。特に、ＮＬＵフラグの組１１４は、新しいページテーブル項目がメモリー１１から受信された時などにおける並進バッファ２６０内の項目の置換と関連して使用される。

直前に使われなかった並進バッファ２６０項目のフラグがセントされ、それを新しい項目と置換する事が出来る。ｒＴＢ、Ｖ並進バッファ２６０妥当フラグ」は、内容アドレス可能メモリー１１０及びページフレーム数回路１１２内の対応する項目が妥当であること、即ちそれらを使用し得ること、を示す。

残りのフラグは、メモリー１１から検索されるページテーブル項目の一部を形成する・ｒＰＴＥ、Ｖページテーブル項目妥当フラグ」１１６は、対応するページテーブル項目が妥当で使用し得るか否かを示す、ｒＰＴＥ、Ｍページテーブル項目修正フラグ」１１７は、対応するページが修正されたか否かを示す；若し成るページが、物理的メモリー１１内の場所が仮想アドレススペース内の他のページのために使われた時に修正されていなければ、それはディスク又はテープに格納されない。

演算処理袋？ｌ！３０（第１図）は、特定の仮想アドレスを使ってメモリーにアクセスする時、最初に、並進バッファ２６０がその仮想アドレスの高位部分に対応する項目を内容アドレス可能メモリー１１０内に有するか否かを判定する。Ａ　ＶＡ　５ＲＣＥ仮想アドレスソ一ス信号は、仮想アドレスの高位部分を表わすが、該信号は内容アドレス可能メモリー１１０に送られる。若し内容アドレス可能メモリー１１０の成る項目がＶＡ　５ＲＣＥ仮想アドレスソ一ス信号に対応し、且つｒＴＢ、Ｖ並進バッファ２６０妥当フラグ」の組１１５内の関連するフラグがセットされた状態となっていて該項目が妥当であることを示していれば、ＰＥＴＨＩＴ　（２７：　Ｏ）ページテーブル項目ヒツト信号のうちの対応する一つがライン１１３に主張される。ヒントバッファ１１１はＰＴＥ　ＨＩＴ（２７：Ｏ）ページテーブル項目ヒント信号を緩衝して、それらを内部タイミング信号に応答して調時する。若しＰＴＥ　ＨＩＴ（２７：Ｏ）ページテーブル項目ヒント信号の一つが適切な時に主張されれば、対応するＨＩＴ　５ＥＬ（２７：０）ヒント選択信号が主張される。ＨＩＴ　５ＥＬ（２７：０）ヒツト選択信号のうちの選択された一つは、ページフレーム数格納回路１１２０２８個の項目のうちの対応する一つが内部バス３４に転送されることを可能にする。

並進バッファ２６０は、保護論理回路１１３も含んでおり、該回路１１３は、２８項目を含み、その各々は、ページフレーム数格納回路１１２の対応する項目のページフレーム数により特定されるページの内容へのプログラムのアクセス権を表わすビットを、復号された形で、格納する。各ページテーブル項目は、ページフレーム数回路１１２に格納されているページフレーム数に加えて、演算処理装置３０が動作している、読み出し又は書き込み動作のために該ページにアクセス出来る最低動作保護レベルモードを特定する保護フィルードを包含している。デコーダ１２０は、該保護フィールドを受信して、復号済保護フィールドビットを発生させ、該ピットは、内容アドレス可能メモリー１１０及びページフレーム数回路１１２の対応する項目が第４Ａ図に示した並進バッファ２６０にロードされる時に保護論理回路に格納される。

詳しく述べると、一実施例は（特権の低下する順に）核（Ｋ）、管理（Ｅ）、監視（Ｓ）及びユーザー（Ｕ）と称される四つの動作保護レベルモードを設ける。

演算処理装置３０が動作特権レベルモードで作動している時に読み出し又は書き込み動作で成るページにアクセス出来るならば、演算処理装置３０がより高い動作特権レベルモードで動作している時に同じ読み出し又は書き込み動作のためにアクセスする事が出来る。その実施例では、保護論理回路１１３へ格納されるべき、ページテーブル項目の符号化された保護値と、デコーダ回路１２０により生成された対応する復号済ビットの値とは、次の通りである。：ｏｏｏｏ　−−− −ｏｏｏｏ　ｏｏｏ。

００１０　ＰＨ−−−１０００１０００００１１Ｒ−−−１００００００００１００ＰＨＲＷ　ＲＷ　ＲＷ　１１１１　１１１１０１０１　ＲＷ　ＲＷ　− −１１００１１０００１１０Ｒ縁　Ｒ−−１１００１００００１１１ＲＲ−−１１００００００１０００ＲＷ　ＲＷ　ＲＷ　−１１１０１１１０１００１Ｒｉｌ　ＲＷ　Ｒ−１１１０１１００１０１〇　四　ＲＲ−１１１０１０００１０１１ＲＲＲ−１１１０００００１１００ＲＷ　Ｒ賀　ＲＷ　Ｒ１１１１１１１０１１０１ＲＷ　ＲＷ　ＲＲ１１１１１１００１１１０ＲＷ　ＲＲＲ１１１１１０００（〇−否定、１−主張、Ｒ＝読み出しアクセス、Ｗ−書き込みアクセス “−”−読み出しアクセスでも書き込みアクセスでもない）複合された値は８ピントのコードを表わしており、左側の４ビツトは、関連するページフレーム数により特定される場所から読み出しを行なうことの出来る動作特権レベルモードを表わし、右側のピントは関連するページフレーム数により特定される場所に書き込みを行なうことの出来る動作特権レベルモードを表わしていることが理解されるであろう、各４ビツトのグループの中で、ビットは動作特権レベルモードの一つに関連づけられている。詳しく述べると、各４ビツトのグループ内で、各ビットは、左から右へ、特権が低下してゆく動作特権レベルモードに関連づけられている。

第４Ａ図に示されている並進バッファ２６０が仮想アドレスを物理的アドレスへ並進ないし翻訳するのに使われている時、ＶＡＳＲＣＥ仮想アドレスソース信号の内容アドレス可能メモリーへの送信と同時に、他のデコーダ１２１は、ＣＵＲＭＯＤＥ現行特権レベルモード信号、若し動作が読み出し動作ならば主張ＲＤリード信号、又は若し動作が書き込み動作であれば主張ＷＲＴライト信号を受信する。ＣＵＲＭＯＤＥ現行モード信号は、演算処理装置３０が動作している現行の保護レベル動作モードを特定する。

これに応じて、デコーダ１２１は現行動作保護レベルモードと共に現行の読み出し又は書き込み動作を特定する８個のＰ　Ｃ０ＤＥ（７：　Ｏ）保護コード信号の一つを対応する信号ライン１２２上に主張する。即ち、下記の通りに、Ｐ　Ｃ０ＤＥ　（７：　Ｏ）保護コード信号の四つの高位信号の各々は、読み出し動作と関連して四つの動作保護レベルモードと関連しており、四つの低位信号は書き込み動作と関連して四つの動作保護レベルモードの一つと関連している。

動作モード　動　作　Ｐ　Ｃ０ＤＥ　（７：　Ｏ）信号積　ＲＥＡＤ　１０００　００００ＷＲＩＴＥ　００００　１０００管理　ＲＥＡＤ　０１００　００００ＷＲＩＴＥ　００００　０１００監視　ＲＥＡＤ　００１０　００００ＷＲＩＴＥ　００００　００１０ユーザー　ＲＥＡＤ　０００１　００００保ｇｉ論理回路はＰ　Ｃ０ＤＥ　（７：　０）信号を保護論理１１３の内容と比較する。若し主張されたＰ　Ｃ０ＤＥ　（７：　Ｏ）保護コード信号が、保護論理１１３の項目に格納されている復号済保護フィールド内の少なくとも一組のビットに対応するならば、ＡＣＣＥＳＳ　（２７：　Ｏ）アクセス信号の一つが、該項目と関連するライン１２３の一つの上に主張される。一方、若し主張されたＰ　Ｃ０ＤＥ　（７：　Ｏ）保護コード信号が一項目内の復号済保護フィールドの少なくとも一組のピントに対応しなければ、いずれのＡＣＣＥＳＳ　（２７：　Ｏ）アクセス信号も主張されない。

ＡＣＣＥＳＳ　（２７：　Ｏ）アクセス信号は、対応するＨＩＴＳＦ、Ｌ　（２７：　Ｏ）ヒント選択信号とＡＮＤ論理演算されてＮ。

５ＴＡＬＬ　（２７：　０）信号を発生させるが、その各々は並進バッファの項目の一つと関連している。演算処理装置３０は、Ｎ。

５ＴＡＬＬ　（２７：　Ｏ）信号を使って、並進バッファ２６０が所要のページフレーム数を包含しているか否か判定し、更に、若し包含していれば、該演算処理装置が不十分な動作特権レベルモードでメモリー１１の成るページに対して読み出し又は書き込み動作を行なおうとしているのか否か判定する。若しＮＯ５ＴＡＬＬ（２７：　Ｏ）信号の少なくとも一つが主張されれば、並進バンファ２６０項目は所要のページフレーム数を包含しており、演算処理装置３０は所要の動作特権レベルモードを持っている。

第４Ｂ−１図及び４Ｂ−２図は、第４Ａ図に示された並進バッファ２６０の色々な回路の一つの項目の部分の詳細な論理図である。詳しく述べると、内容アドレス可能メモリー１１０、ページフレーム数回路１１２、及び保護論理１１３は複数の同一の論理記憶セルを含んでおり、各セルは関連する高位仮想アドレス、ページフレーム数、及び復号済保護フィールドの一つのビットを格納する。該セルは同一であるので、回路１１０．１１２及び１１３の各々から唯一のセルのみを第４Ｂ−１図及び第４Ｂ−２図に示す。

第４Ｂ−１図を参照するに、内容アドレス可能メモリー１１０は、演算処理装置３０内の回路２５１　（第１Ｂ図）からＶＡ　５ＲＣＥ高位仮想アドレスソース信号の一つ、即ちＶＡ　５ＲＣＥ　（Ｙ）信号を受信するライン１３２に接続されたＣＡＭセル１３１を含む０回路２５１は、下記の点を除いてＶＡ　５ＲＣＥ　（Ｙ）信号とホホ相補的なＶＡ　５ＲＣＥ　（Ｙ）ＣＯＭＰ信号をライン１３２Ａ上に提供する。ＣＡＭセル１３１を含む項目内の他のＣＡＭセルは他のＶＡ　５ＲＣＥ信号を並列に受信し、該ＶＡ　５ＲＣＥ信号の全ては、内容アドレス可能メモリー１１０　（第４Ａ図）に送信される仮想アドレスの高位部分全体を構成する。内容アドレス可能メモリー１１０内の全項目はＶＡ　５ＲＣＥ仮想アドレスソ一ス信号を同時に受信する。

ＶＡ　５ＲＣＥ仮想アドレスソ一ス信号は、二つの目的のうちの一つのために、即ち、並進バッファの項目に書き込みをするために、又はアドレス並進又は翻訳を得るために、内容アドレス可能メモリー１１０に向けることが出来る。並進バッファの項目に書き込みをしている間、演算処理装置３０内の他の回路は、仮想アドレスの高位ビットをＶＡ　５ＲＣＥ仮想アドレスソ一ス信号として送信し、書き込まれるべき並進バッファ２０６項目と関連するＴＢＥ　ＷＲＴ並進並進８フ２７２６０する、これに応じて、セル１３１の通過トランジスタ１３３及び１３３Ａがオン状態となり、ライン１３２及び１３２Ａ上の信号を、インバータ１３４及び１３５から成るフリップフロップへ中継する。若しライン１３２上のアドレスビットが主張されれば（且つそのライン１３２Ａ上の補数ビットが否定されれば）、インバータ１３４の出力は低レベルでインバータ１３５の出力は高レベルである。若しライン１３２上のアドレスビットが否定されれば、インバータ１３４の出力は高レベルであり、インバータ１３５の出力は低レベルである。

ページフレーム番号回路は、各々セル番号を含むエントリ一番号も含み、その一つのセル１４０は第４Ｂ−１図に描かれる。

ＴＢＥ　ＷＲＴ変換バッファ２６０書込み信号が、変換バッファ２６０エントリーへの書込み動作を示して、入力されれば、パストランジスタ１４２はオンして、プロセッサ３０内の他の回路からのライン１４３上のＰＦＮ（Ｚ）ページフレーム番号（ＺＨｔ号がインバータ１４４及び１４５よりなるフリップフロップへ供給される。ＰＦＮ　（Ｚ）信号の状態に応じたインバータ１４４及び１４５からの信号状態は、インバータ１３４及び１３５からの信号状態と同様である。ＰＦＮ　（Ｚ）ページフレーム番号（Ｚ）信号は、セル１４１を含むエントリー内に記憶された１ビツトのページフレーム番号である。

同様に、保護ロジックは、各々複数のセルを含む複数のエントリーを含み、その内セル１５１が第４Ｂ−２図に描かれる。ＴＢＥＷＲＴ変換バフファ２６０書込み信号が入力されれば、パストランジスタ１５２はオンし、デコーダ回路１２０からのＰＲＯＴＤＥＣ（Ｗ）復号保護コード信号がインバータ１５４及び１５５よりなるフリップフロップへ供給される。ＰＲＯＴ　ＤＥＣ（Ｗ）復号保護信号の状態に応じたインバータ１５４及び１５５の状態は、インバータ１３４及び１３５からの信号状態と同様である。

ＰＴＥ、Ｖ及びＰＴＥ、Ｍページテーブルエントリーバリッド及び修飾フラッグ１１６及び１１７は、各々同様の構造であるセル１６１及び１７１を含む、フラッグ１１６はパストランジスタ１６２を含み、これは入力されたＴＢＥ　ＷＲＴ変換バッファ２６０エントリー書込み信号によりオンされた時、ブロモ、す３０内の他の回路からのＰＴＥ、Ｖ　ＷＲＴページテーブルエントリーバリッド書込み信号をインバータ１６４及び１６５からなるフリップフロップに記憶させるために供給する。また、フラッグ１１７はパストランジスタ１７２を含み、これは入力されたＴＢＥ　ＷＲＴ変換バッファエントリー書込み信号によりオンされた時、ＰＴＥ、Ｍ　ＷＲＴページテーブルエントリー修飾書込み信号をインバータ１６４及び１６５からなるフリップフロップに記憶させるために供給する。

ＮＬＵフラッグ１１４（第４Ａ図）は変換動作には関与せず、第４Ｂ−１図及び第４Ｂ−２図には描かれない、ＴＢ、Ｖ変換バッファ２６０バリンドフラツグは、ＰＴＥ、Ｖページテーブルエントリーフラッグと同様の構造で、関連するものであり、これ以上議論されることはない。

上述の如く、第４Ｂ−１図及び第４Ｂ−２図に描かれた回路も、仮想アドレスの物理的アドレスへの変換に関連して使用される。

以下において、仮想アドレスの高次部分はセル１３１　（第４Ｂ−１図）を含むエントリーに記憶され、対応するページフレーム番号がセル１４１を含むエントリーに記憶され、デコーダ１５１からの対応する復号保護フィールドビットはセル１５１を含むセルに記憶され、対応するＰＴＥ、Ｖページテーブルエントリーフラッグがページテーブルエントリーが有効であることを示すように調整されることとされる。

第４Ｂ−１図を参照して、変換の直前において、プリチャージ電圧がライン１４３、ＰＴＥＨＩＴ（Ｘ）ページテーブルエントリー信号を伝送するライン１８１及びＡＣＣＥＳＳ　（Ｘ）アクセス信号を伝送する（第４Ａ図のライン１２３に含まれる）ライン１８３に供給され、両ラインは変換バッファ内で連結される。

プリチャージ時間の間、仮想アドレスソース回路２５１　（第１Ｂ図）からのＶＡ　５ＲＣＥ　（Ｙ）信号及びＶＡ　５ＲＣＥ　（Ｙ）ＣＯＭＰ信号の両方は、（低電圧状態において）打ち消されて、トランジスタ１３６及び１３８をオフし、プリチャージ動作の実行を許可する。また、低電圧は、エントリーにも連結されるＨＩＴＳＥＬ　ＣＸ”）ヒツトセレクト信号を伝送するライン１８２に供給される。ライン１８１は連想記憶メモリ１１０の一つのエントリー内の全てのセル１３１に接続され、ライン１８２はページフレーム番号回路１１２の連結されたエントリー内の全てのセル１４１に接続され、ライン１８３は保護ロジック回路１１３の連結されたエントリー内の全てのセル１５１に接続される。

ラインがプリチャージされた後、プロセッサ３０内の他の回路はＶＡ　５ＲＣＥ仮想アドレスソ一ス信号を連想記憶メモリ　１１０（第４Ａ図）へ伝送する。セル１３１は、ライン１３２上の信号状態とインバータ１３４及び１３５の状態とを比較するトランジスタ１３６から１３９よりなり、エントリーが書込まれた時に既にラッチされたうイン１３２上の信号状態を示すコンパレータを含む、即ち、インバータ１３４及び１３５よりなるフリップフロップによってラッチされたＶＡ　５ＲＣＥ　（Ｙ）仮想アドレスソース信号が既に入力されていたならば、インバータ１３４の出力はローとなり、インバータ１３５の出力はハイとなる。

このため、インバータ１３４はトランジスタ１３９をオフし、インバータ１３５はトランジスタ１３７をオンする。ＶＡ　５ＲＣＥ　（Ｙ）信号が現在入力されるならば、トランジスタ１３８はオンし、インバータ１４０はトランジスタ１３６をオフする。トランジスタ１３６及び１３９がオフされているため、ライン１８１及び接地間には電流経路は無い、このため、ラインは、プリチャージ電圧レベルのままとなる。

同様に、インバータ１３４及び１３５よりなるフリップフロップによってランチされたＶＡ　５ＲＣＥ　（Ｙ）仮想アドレスソース信号が既に打ち消されていたならば、インバータ１３４の出力はハイとなり、インバータ１３５の出力はローとなる。このため、インバータ１３４はトランジスタ１３９をオンし、インバータ１３５はトランジスタ１３７をオフする。変換の間ν＾　５ＲＣＥ（Ｙ）信号が現在打ち消されるならば、トランジスタ１３８はオフし、インバータ１４０はトランジスタ１３６をオンする。トランジスタ１３７及び１３８がオフされているため、ライン１８１及び接地間には電流経路は無い、この状態では、ライン１８１もまた、プリチャージ電圧レベルのままとなる。

インバータ１３４及び１３５よりなるフリップフロップによってラッチされたＶＡ　５ＲＣＥ　（Ｙ）仮想アドレスソース信号が既に入力されていたならば、トランジスタ１３９はオフとなり、トランジスタ１３７はオンとなる。変換中、ＶＡ　５ＲＣＥ　（Ｙ）信号が現在打ち消されているならば、トランジスタ１３８はオフとなり、トランジスタ１３６はオンとなる。これにより、電流経路がトランジスタ１３６及び１３７を介してライン１８１及び接地間に存在し、それでライン１８１上の電圧が接地電圧レベルに低減される。もし以前にランチされたＶＡ　５ＲＣＥ　（Ｙ）仮想アドレスソース信号が打ち消され、変換中に入力されているならば、電流経路がトランジスタ１３８及び１３９を介してライン１８１及び接地間に存在し、そのためライン１８１上の電圧はまた接地電圧レベルに低減される。

従って、もし変換中のＶＡ　５ＣＲＥ　（Ｙ）仮想アドレスソース信号の状態がエントリー書込み時のものと同一であるならば、セル１３１はライン１８１を接地電圧レベルから分離して、プリチャージ電圧レベルに保つ、即ち、セル１３１において２状態が同一ならば、セルはＰＴＥ　ＨＩＴ（Ｘ）ページテーブルエントリーヒント信号が入力されるのを許可する。他方、２状態が異なれば、ライン１８１は低電圧レベルに引き下げられる。即ち、ＰＴＥ　ＨＩＴ（Ｘ）ページテーブルエントリーヒント信号が打ち消される。連想記憶メモリ１１０のエントリー内の全てのセル１３１がライン１８１に接続されているならば、入力されるＰＴＥＨＩＴ（Ｘ）ページテーブルエントリーヒント信号のために、状態はそれらの全てにマツチしなければならない。

ＰＴＥＨＩＴ（Ｘ）信号が入力されると、ヒントバッファ１１１内のトランジスタ１８４はオンされる。ＰＨ２フェース２クロツク信号が次ぎに入力される時、トランジスタ１８５もオンされ、効果的にライン１８３は正電圧供給Ｖ４ｄに接続される。入力されたＨＩＴ　５ＥＬ（Ｘ）ヒントセレクト信号は、ページフレーム番号回路１１２内のセル１４１中のトランジスタ１８６をオンして、セル１４１に記憶されたページフレーム番号のビット状態を示すバッファトランジスタ１８７の出力をライン１４３に供給する。出力は、アンプ１９０によって増幅されてバス３４の一ラインに供給される。

バッファトランジスタ１８７の出力は、セル１４１に記憶されたページフレーム番号のビット状態を示す、即ち、ビットが打ち消されれば、インバータ１４４はトランジスタ１８７をオンする。

ＨＩＴ　ＳＥＬ　（Ｘ）ヒントセレクト信号がオンされているトランジスタ１８７に入力される時、電流経路はライン１４３からトランジスタ１８６及び１８７を介して接地側に形成され、ＰＦＮ（Ｙ）ページフレーム番号（ピントｙ）信号を無効とする。他方、以前に記憶されたピントが入力されると、インバータ１４４はトランジスタ１８７をオフし、その結果、例えトランジスタ１８６がオンしても、プリチャージライン１４３は高電圧レベルに維持され、ＰＦＮ（Ｙ）信号は入力される。

一時的に、ＶＡ　５ＲＣＥＦｉ、想アドレスソース信号の連想記憶メモリへの伝送に伴って、デコーダ１２１は、Ｐ　Ｃ０ＤＥ　（７：０）保護コード信号を保護ロジック１１３へ伝送する。上記の如く、一実施例においてＰ　Ｃ０ＤＥ　（７：　Ｏ）保護コード信号の内の一つが入力されて、プロセッサ及び起こるべき（書込み又は読出し）処理の電流保護レベルモードを確定する。他のＰＣＯＤＥ　（７：　０）保護コード信号は無視される。

第４Ｂ−２図を参照して、保護ロジック１１３内のセル１５１は、セルから伝送されるＰ　Ｃ０ＤＥ　（Ｚ）保護コード信号によって制御されるトランジスタ１５６、及びインバータ１５４及び１５５からなるフリップフロップによって制御されるトランジスタ１５７を含む。２つのトランジスタ１５６及び１５７は、エントリーと連結するＡＣＣＥＳＳ　（Ｘ）アクセス信号を伝送するライン１８３間に直列に接続される。

トランジスタ１５７の状態、即ち、それがオン又はオフされているかは、インバータ１５４の出力により、この出力はまたエントリーが最後に書込まれた時のＰＲＯＴ　ＤＥＣ（Ｗ）保護復号信号の状態に応じている。即ち、ＰＲＯＴ　ＤＥＣ（Ｗ）保護復号信号が入力されると、インバータ１５４からの出力信号は打ち消され、トランジスタ１５７はオフされる。他方、ＰＲＯＴ　ＤＥＣ（Ｗ）保護復号信号が打ち消されると、インバータ１５４からの出力信号が入力され、トランジスタ１５７はオンされる。

同様に、トランジスタ１５６の状態はＰ　Ｃ０ＤＥ　（Ｚ）保護コード信号の状態に応する。Ｐ　Ｃ０ＤＥ　（Ｚ）保護コード信号が入力されると、トランジスタ１５６はオンし、一方、その信号が打ち消されると、トランジスタ１５６はオフする。

トランジスタ１５６及び１５７は、ライン１８３の状態を制御し、これにより、伝送されたＡＣＣＥＳＳ　（Ｘ）信号の入力及び打ち消された状態を制御する。

もし両方のトランジスタ１５６及び１５７がオンされると、セル１５１を介して電流経路がライン１８３及び接地間に存在し、従って、ＡＣＣＥＳＳ　（Ｘ）信号が打ち消される。他方、トランジスタ１５６又は１５７の一方がオフされると、ライン１８３及び接地間にはセル１５１を介する電流経路が存在しない、保護ロジック１１３内のエントリー中の他のセルを介する電流経路が存在しないと、ＡＣＣＥＳＳ　（Ｘ）信号は入力される。

セル１５１は基本的に、インバータ１５４及び１５５からなるフリップフロップによって以前にランチされ、以前に書込まれたＰＲＯＴ　ＤＥＣ（Ｗ）復号保護信号とアクセス要求中にデコーダ１２１によって供給されたＰ　Ｃ０ＤＥ　（Ｚ）信号間の比較を行う、特に、デコーダ１２１からのＰ　Ｃ０ＤＥ　（Ｚ）信号が入力され、デコーダ１２０からの以前にランチされたＰＲＯｆ　ＤＥＣ（Ｗ）復号保護信号が無視される場合のみに、セル１５１はＡＣＣＥＳＳ　（Ｘ）信号を無視し、これにより、プロセッサ３０が十分に高い特権レベルで動作していないことを示す。

ＨＩＴ　５ＥＬ（Ｘ）ヒントセレクト信号およびＡＣＣＥＳＳ（Ｘ）信号はＡＮＤゲート１９０に供給される。もしＨＩＴ　５ＥＬ（Ｘ）ヒントセレクト信号及びＡＣＣＥＳＳ　（Ｘ）信号の両方が入力されれば、ＡＮＤゲート１９０は変換バッファ２６０用のＮｏ　５ＴＡＬＬ　（Ｘ）信号を発生して、プロセッサ３０は、セント１１５内のエントリーのＴＢ、Ｖ変換バッファ２６０バリンドフラッグ及びセット１１６内のＰＴＥ、Ｖページテーブルエントリーバリンドフラッグが下記のように調整されることを示す。

他方、Ｎｏ　５ＴＡＬＬ信号が入力されないと、プロセッサ３０内の他の回路は正確な動作を行う、特に、ＨＩＴ　５ＥＬ（Ｘ）ヒツトセレクト信号が入力されなσ１と、他の回路はメモリ１１（第１図）からページテーブルエントリーを得て、変換を行う。

一時的に、メモリ１１から得られたページテーブルエントリーは、ＮＬＵ最後に使用されないフラッグ１１４を使用して、変換バンファ２６０（第４Ａ図）内のエントリーへ書込まれる。

他方、ＡＣＣＥＳＳ　（Ｘ）信号が打ち消されると、インバータ１９１は入力信号をＡＮＤゲート１９２の一方の入力側に供給する。対応するＨＩＴ　５ＥＬ（Ｘ）ヒツトセレクト信号が入力されて、連想記憶メモリ１１０内の一致を示すと、ＡＮＤゲート１９２は動作してＡＣＣＶＩＯＬ　（Ｘ）アクセス侵害信号を入力して、プロセッサ３０は要求されたアクセス動作を行うための要求オペレーティング保護レベルモードを有さないことを示す。

プロセッサは、アクセス侵害に応じて従来のりカバリ−動作を行うことが出来る。

記載さ、れた如く、Ｎｏ　５ＴＡＬＬ　（Ｘ）信号が入力される時、プロセッサ３０はまた、ＴＢ、Ｖ変換バッファ２６０バリッドフラッグ１１５及びＰＴＥ、Ｖページテーブルエントリーバリッドフラッグ１１６　（第４Ａ図）の状態も使用する。フラッグの構造がＩ！（以しているので、ＰＴＥ、Ｖページテーフ゛ルエントリーバリソドフラッグ１１６についてのみ詳細に記載する。第４Ｂ−２図を参照して、変換バッファ２６０内のページテーブルエントリーが有効であるならば、変換バッファ２６０エントリーが書込まれた時、ＰＴＥ　Ｖ　ＷＲＴベージテーブルエントリーバリッド書込み信号が入力され、これにより、インバータ１６４及び１６５よりなるフリップフロップをセントし、それでＰＴＥ、Ｖページテーブルエントリーバリンドフラッグをセントする。その状態において、インバータ１６４の入力は高電圧レベレであり、その出力は低電圧レベルである。

この状態において、インバータ１６６はトランジスタ１６７を調整中に維持する。変換バッファ２６０エントリーと連動する入力されたＨＩＴ　５ＥＬ（Ｘ）ヒツトセレクト信号は、ライン１６９及び接地間にトランジスタ１６７と直列に接続された他のトランジスタ１６８をオンする。これにより、セル１６１において両方のトランジスタ１６７及び１６８がオンされると、接地レベル信号はライン１６９に供給される。インバータ１７０は、その信号を高入力ＰＴＥ　Ｖ　ＯＵＴベージテーブルエントリーバリンド出力信号に補足する。

ライン１６９は、変換バッファ２６０（第４Ａ図）内の全てのエントリー中の全てのセル１６１内のトランジスタ１６８に対応するトランジスタに共通に接続される。これにより、ＨＩＴ　５ＥＬ（Ｘ）信号が変換バッファ２６０エントリーの内のいくつかに入力され、ＰＴＥ、Ｖフラッグがその変換バッファ２６０エントリーにセットされて、両トランジスタ１６７及び１６８がオンされると、接地レベル信号がライン１６９に入力される。

他方、ＰＴＥ、Ｖページテープルエントリーバリソドフラッグがクリアである、即ち、以前に書込まれたＰＴＥ　Ｖ　ＷＲＴページテーブルエントリーバリッド書込み信号が無視されると、トランジスタ１６７はオフされ、これにより、ライン１６９は接地から隔離される。ライン１６９が変換動作に先立ってプリチャージされると、インバータ１７０からのＰＴＥ　Ｖ　ＯＵＴページテーブルエントリー出力信号は打ち消される。

ＰＴＥ、Ｍページテーブルエントリー修飾フラッグ１１７は、ＰＴＥ、Ｖページテーブルエントリーバリッドフラッグ１１６と同様に構成され、その動作も同様である。しかし、ＰＴＥ、Ｍフラッグは、メモリｌｌ内のページが書込まれる時にのみ入力されるＰＴＥ　Ｍ　ＷＲＴページテーブルエントリー修飾書込み信号に応じて調整される。セル１７１　（第４Ｂ−２図）は、ＰＴＥ。

Ｍページテーブルエントリーフラッグ１１７の一つの一実施例を示す。

ページフレーム番号が回路１１２（第４Ａ図）によって伝送され、Ｎｏ　５ＴＡＬＬ：信号が発生された後、プロセッサは、トランジスタ１８５（第４Ｂ−１図）をオフしてＰＨ４クロンク信号を入力し、トランジスタ１９３をオンするＰＨ２クロック信号を否定する。トランジスタ１９３は接地レベル信号をライン１８２に供給して、入力されるＨＩＴ　５ＥＬ（Ｘ）信号を否定する。

その後、プロセッサはＰＨ４クロック信号を否定し、変換バッファ２６０　（第４Ａ図）は他の仮想アドレス入力可能となる。

仮想アドレスの物理的アドレスへの変換に必要なページフレーム番号の選択及び伝送と同時に、アクセスするために、新たな変換バッファ２６０はプロセッサが十分なオペレーティング特権レベルモードで動作しているかどうかの決定を可能とする。従来の公知の変換バッファでは、保護フィールドのエンコードされた内容は、ページフレーム番号と共に変換バッファから伝送され、その時に、プロセッサが作動するのに必要なオペレーティング特権レベルモードを有しているかどうかの決定がなされた。プロセッサがアクセスするのに必要なオペレーティング特権レベルモードで動作していなければ、このことがプロセッサのアクセス侵害の認知を遅らせていた。

キャッシュロジック上記の如く、プロセッサ３０は、最も最近メモリ１１に入力された少なくともいくつかのデータのコピーを記憶するキャッシュメモリ３５（第１Ｂ図）を含む、その時のデータがメモリ１１のアドレス位置から発生される時、プロセッサ３０は、先ずキャッシュメモリ３５がそのアドレス位置のデータのコピーを含むかどうかを決定する。第５図は、キャッシュが確定されたデータを含むかどうかを決定し、また、バスインターフェースユニット３３の制御の下、データをインターナルＩＤＡＬバス３４へ伝送するキャッシュメモリ３５内の回路の機能ブロック図を示す。

第５図を参照して、キャッシュ３５は、−の特定の実施例において、フラッグセント４２Ａ、４２Ｂ、タッグセント４１Ａ１４１Ｂ及びデータ記憶エリア３８Ａ、３８Ｂに分割される６４個のエントリーを各々含む２個のデータ記憶セット３９Ａ及び３９Ｂを含む、タッグセント４１Ａ及び４１Ｂの各エントリーはまた、各々のタッグセントに記憶されるタッグ情報の保全性を検査するパリティピントを含む、データ記憶エリア３８Ａ及び３８Ｂの各エントリーは２ワード、又は８ピントのデータを記憶し、その−ワードは高次ワードで、他のワードは低次ワードよりなる。

キャッシュメモリ３５は、２方向セント連想キヤツシユとして構成され、そこでアドレスの低次部分はデータ記憶セット３９Ａ及び３９Ｂの各々の６４個のエントリーの内の一つを示す、キャッシュ３５内のデータ記憶セット３９Ａ及び３９Ｂの内の一つのエントリーがメモリ１１からのデータと共に書込まれる時、物理的アドレスの低次部分はデータが書込まれるデータ記憶セント内のエントリーを確定し、物理的アドレスの高次部分は、パリティピントと共に、タッグセント４１Ａ又は４１Ｂに記憶される。

ソースレジスタ２５７　（第１Ｂ図）内のレジスタ３００において、仮想アドレスは、記載された実施例では、高次部分をなすビン）（３１：９）及び低次部分をなすピント（８：　Ｏ）を伴った３２ビツトよりなる。高次部分はＶＡ　５ＲＣＥ　（３１：　９）仮想アドレスソース信号として、ページフレーム番号を発生してそれをキャッシュメモリ３５内のページフレーム番号レジスタ３０２へ伝送する変換ロジック３０１へ伝送される。ロジック３０１は、第４Ａ図、第４Ｂ −１図及び第４Ｂ−２図と関連して上述された変換バッファ２６０よりなり、それはまた仮想アドレスの高次部分からページフレーム番号を発生する他の従来のメカニズムよりなる。仮想アドレスのピント（８：　０）は、アドレス変換中は変化しない。

仮想アドレスの低次部分のビット（８：　３）は、ＶＡ　５ＲＣＥ（８：　３）仮想アドレスソース信号として、レジスタ３００からデータ記憶セラ）３９Ａ及び３９Ｂへ伝送される。ＶＡ　５ＲＣＥ（８：　３）仮想アドレスソース信号は、両方のデータ記憶セント内の６４個のエントリーの内の一つを確定する。ＶＡ　５ＲＣＥ（８：　３）仮想アドレスソース信号の入力に応じて、確定されたエントリーの内容は、各データ記憶セントから伝送される。

即ち、データ記憶セントＡ内の選択されたエントリーの内容は、ＶＡＬＩＤ　ＳＥＴ　Ａ及びＴＡＧ＋ＰＡＲＩＴＹ　ＳＥＴ　Ａ信号として、コンパレータ３０３に伝送される。確定されたエントリーの高次ワードはＨＩＧＨＡ信号としてマルチプレクサ−３０４へ伝送され、低次ワードはＬＯＷ　Ａ信号としてマルチプレクサ−３０４へ伝送される。マルチプレクサ−は、レジスタ３００のビット（２）に対応するＶＡ　５ＲＣＥ　（２）仮想アドレスソース信号によって制御される。ＶＡ　５ＲＣＥ　（２）仮想アドレスソース信号に応じて、マルチプレクサ−３０４は、入力信号の一つをＤＡＴＡ　ＳＥＴ　Ａ信号としてゲートドライバー３１０へ供給する。

同様の信号は、データ記憶セント３９Ｂからコンパレータ３０５及びマルチプレクサ−３０６へ、ＶＡ　５ＲＣＥ　（８：　３）仮想アドレスソース信号によってそこで確定されたエントリーに基づいて、伝送される。マルチプレクサ−３０６はまた、ＶＡ　５ＲＣＥ（２）仮想アドレスソース信号によって制御されて、データ記憶エリア３８ＢからのＨＩＧＨＢ又はＬＯＷ　Ｂ入力信号の内の一つを、ＤＡＴＡ　ＳＥＴ　Ｂ信号としてゲートドライバー３１１へ供給する。

レジスタ３０２内のページフレーム番号もコンパレータ３０３及び３０５に伝送される。ページフレーム番号も、またコンパレータ３０３及び３０５に伝送されるＰＡＲパリティ信号を発生するパリティ発生器３０７へ伝送される。レジスタ３０２からのページフレーム番号及びパリティ発生器３０７からのＰＡＲパリティ信号がＴＡＧ＋ＰＡＲＩＴＹ　ＳＥＴ　Ａ信号に対応し、フラッグセラ）４１ＡからのＶＡＬＩＤ　ＳＥＴ　Ａ信号が人力されると、コンパレータ３０３はＳＥＴ　Ａ　ＨＩＴ信号を入力する。

同様に、レジスタ３０２からのページフレーム番号及びパリティ発生器３０７からのＰＡＲパリティ信号がＴＡＧ＋ＰＡＲＩＴＹＳＥＴ　Ｂ信号に対応し、フラッグセント４１ＢからのＶＡＬＩＤＳＥＴ　Ｂ信号が入力されると、コンパレータ３０５は５ＥＴＢ　ＨＩＴ信号を入力する。

ＳＥＴ　Ａ　ＨＩＴ及びＳＥＴ　Ｂ　）（ＩＴ信号が、その５ＥＴＡ　ＨＩＴ及びＳＥＴ　Ｂ　ＨＩＴ信号の内の一方が入力されると、入力ＨＩＴ信号を発生するＯＲゲート３１２へ供給される。

ＨＩＴ信号はバスインターフェースユニット３３へ伝送され、キャッシュメモリ３５がレジスタ３００内の仮想アドレスによって確定されたデータを含むことを示す、それに対応して、バスインターフェースユニット３３は、ＩＤＡＬ　ＣＡＣＨＥ　ＸＭＩＴインターナルバスキャッシュ伝送信号を入力する。

コンパレータ３０３からのＳＥＴ　Ａ　ＨＩＴ信号は、入力時、ＡＮＤゲート３１３の入力も励磁する。ＩＤＡＬ　ＣＡＣＨＥＸＭＩＴインターナルバスキャッシュ伝送信号が入力されると、ゲートドライバー３１０は、マルチプレクサ−ＳＥＴ　Ａ信号をインターナルＩ　ＤＡＬバス３４へ供給する。同様に、コンパレータ３０５からのＳＥＴ　Ｂ　ＨＩＴ信号は、入力時、ＡＮＤゲート３１４の入力も励磁し、ＩＤＡＬ　ＣＡＣ）ＩＥ　ＸＭＩＴインターナルバスキャフシュ伝送信号が入力されると、ゲートドライバー３１１は、マルチプレクサ−３０６４からのＤＡＴＡＳＥＴ　Ｂ信号をインターナルＩＤＡＬバス３４へ供給する。

第５図に示されたキャッシュメモリ３５の配置には、種々の利点がある．第一に、第５図に示されたキャッシュメモリ３５が２方向セント連想キヤツシユである間、第５図の各セントに示された如く、追加セント用の追加回路を具備するのみで、それは非常に節単にｎ方向（「ｎ」は整数）セント連想キャッシュに拡張される．また、仮想アドレスの物理的アドレスへの変換中、同時に高次ピント（３　１　：　９）の変換が行われてページフレーム番号を発生する時、初期において一定に保たれる仮想アドレスのピント（８　：　３）に基づいてデータ記憶セント３９Ａ及び３９Ｂにアクセスすることにより、ビット又はミスの決定を非常に迅速に行うことが出来る．必要とされるデータがキャッシュメモリ３５内にある場合、データはそこから迅速に得られ、それが内湯台、バスインターフェースユニット３３は、ページフレーム番号が発生された直後にデータ用修正動作を初期化出来る。

バスインタフェース回路３３プロセッサ３０の一実施例におけるバスインタフェース回路３３が第６図に示される．第６図を参照して、バスインタフェース回路３３は、バス１３　（第１Ａ図）を制御するステートマシーン２７０及びインターナルＩＤＡＬバス３４の動作を制御する第２のステートマシーン２７１を含む．２つのステートマシーン２７０及び２７１は、下記の如く、ステートマシーン２７０にバス１３の動作が必要であることを示す種々のフラッグ及び制御信号と、ステートマシーンによって供給されて動作の完了をステートマシーン２７１に示す応答信号とを除いて、独立して動作する。

インターナルＩ　ＤＡＬバス３４を制御するステートマシーン２７１は、一般に制御ロジック２７３によって示されるプロセッサ３０内のソース、一般にバス１３のピン２７４によって示されるバス１３上の種々のターミナル、及び制御回路４０（第１Ｂ図）よりのマイクロ命令からの入力信号を入力する．ステートマシーン２７１は、フローティングポイントプロセッサ３１と共に転送を制御する論理回路２７２と、キャッシュ及びアドレス入力マルチプレクサ−２６４（第１Ｂ図）の機能を制御する種々の信号とを含む、プロセッサ３０内の制御数の回路へ出力信号を伝送する。

また、ステートマシーン２７１の出力信号はフラッグ（図示せず）を含むロジック２７６も制御し、これは、ＲＤ　ＲＥＱ読出要求信号の状態によって示されて、読出し処理がベンディング中であることを示し、ＷＲＴ　ＲＥＱ書込要求信号の状態によって示される如く、書込み処理がベンディング中であることを示し、ＢＲＤＣＳＴ　ＲＥＱ通信要求信号の状態によって示される如く、プロセッサ３０からフローティングポイントプロセッサ３１へのオペランド転送がベンディング中であることを示す。

制御ロジ，り２７６は、オペレーティングシステムの制御の下、続出処理中にバス１３（第１Ａ図）から入力された或情報がキャッシュ３５（第１Ｂ図）に記憶されるべきものであるかどうかも決定出来る．例えば、オペレーティングシステムは、それがキャッシュ３５において読み出す全ての情報を記憶するようにプロセッサ３５を調整する．また、オペレーティングシステムはキャッシュ３５へのプロセッサ命令の記憶は許可せず、キャッシュで処理されるべきデータの記憶のみを許可する．しかしながら、−ａに、オペレーティングシステムは種々の制御レジスタから入力された情報の、キャッシュ３５内の第１Ａ図に示されるシステムの他の部分への記憶を許可しないだろう。

制御ロジック２７６は、バス１３より入力される情報のキャフシングを制御するようにＣＡＣＨＥ　ＡＣＣキャッシュ可能アクセス信号を調整する。

上記の如く、プロセッサ３０の外部ユニットは、転送がライン６１　（第１Ａ図）上のＣＣＴＬキャッシュ制御信号の手段によってキャッシュされるべきものであるかどうかも制御する。

ステートマシーン２７１は、他の制御ロジック（図示せず）を直接又は間接に介して、ランチ２５０から２５２への書込みデータ及び続出及び書込アドレスのローディングも制御し、かつビン２７４上の信号状態に基づいて入力データラソチ２５４からの読出データの転送も制御する。

バス１３からの転送を制御するステートマシーン２７０は、バスピン２７４からの信号と同様にＲＤ　ＲＥＱ読出要求、ＷＲＴＲＥＱ書込要求、及びＢＲＤＣ３Ｔ　ＲＥＱ通信要求信号を入力し、かつバス１３を構成する種々の信号状態を制御する論理回路２７７へ伝送されるべき信号を発生する。また、ステートマシーン２７０は、制御ロジック２８０へ伝送される信号を発生し、またバス１３のＤＡＬデータ／アドレスライン５０への信号供給及び信号入力が許可されるようにラッチ２５０．２５１．２５２．２５４及びマルチプレクサ−２５３（第１Ｂ図）の動作を制御する。続出処理が完了した後、ステートマシーン２７０は、制御ロジック２７６にＲＤ　ＲＥＱ読出要求信号の打ち消しを可能とさせるＣＬＲＲＤ　ＦＬＡＧＳクリア読出フラッグ信号も入力する。

この背景の下、第６図に示されるバス制御回路３３の動作が説明される。書込処理中、制御図８４０により可能とされる如く、ＤＭＡ　ＯＲＷＲＴ　ＰＮＤ　（ＤＭＡ又は書込みベンディング）信号が制御ロジック２７３によって入力されていないならば、ステートマシーン２７１は先ず書込みアドレスラッチ２５１　（第１Ｂ図）へ書き込まれるべきアドレスの位置をロードして、その位置がキャッシュ３５　（第１Ｂ図）内にキャンシュされるかどうかを決定する。ＤＭＡ　ＯＲＷＲＴ　ＰＮＤ信号が入力されれば、第１Ａ図に示されたシステムの他のユニットがバス１３を使用するか、又はステートマシーン２７１は書込みアドレス及びデータが、バス１３を介して転送されなかったラッチ２５１及び２５０（第１Ｂ図）へ各々ロードされるのを可能とした。

ＤＭＡ　ＯＲＷＲＴ　ＰＮＤ　（ＤＭＡ又は書込みベンディング）信号が制御ロジック２７３によって入力されていないならば、書き込まれるべき位置がキャッシュされるかどうかの決定がなされる。もし位置がキャッシュされれば、その位置に対応するキャッシュ３５内のエントリーは、新たなデータでアップデートされなければならない０位置がキャッシュされるかどうかを決定するために、ステートマシーン２７１は、読み出されるべきキャッシュを可能とするＣＨＡＣＨＥ　ＦＴＮ　（１：　０）キャッシュ機能信号及びマルチプレクサ−２６４が仮想アドレス変換回路３７によって発生された物理的アドレスを使用出来るようにするＣ）ＩＡｃ）ＩＥＡＤＲ３（１：　Ｏ）信号を発生する。この動作中、ＩＤＡＬＣＨＡＣＨＥ　ＸＭＩＴキャッシュ伝送信号（第５図）は、インターナルデータバス３４へ供給されるべきキャッシュからのデータを禁止するように、拒否される０位置がキャッシュされれば、ＨＩＴ信号がＡＮＤゲート３１２（第５図）に入力され、このことが制御ロジック２７３からのＭｉｓｓ信号の状態に反映される。

ＭＴ　ＳＳ信号が入力されないと、書き込まれるべき位置はキャッシュされる。

否定されたＭＩＳＳ信号に応じて、ステートマシーン２７１は、キャッシュ書込み動作を可能とするＣＨＡＣＨＥＦＴＮ　（１：　Ｏ）キャッシュ機能信号及びマルチプレクサ−２６４が仮想アドレス変換回路３７によって発生された物理的アドレスを使用出来るようにするＣＨＡＣＨＥ　ＡＤＲ３（１：　０）信号を発生する。これと同時に、キャッシュエントリーに書き込まれたデータは書込デークラッチ２５０（第１Ｂ図）に記憶され、制御ロジック内のフラッグは入力されたＷＲＲＥＱ書込要求信号を発生するように調整される。この動作中、ＭＢＯＸ　５ＡＬＬ信号は、仮想アドレス変換回路の動作を不可能とするよう入力される。

他方、Ｍｉｓｓ信号が入力されると、書込み位置がキャッシュされる。入力Ｍｉｓｓ信号に応じて、ステートマシーンは、書込データの書込デークラッチ２５０　（第１Ｂ図）でのラッチを可能とし、かつＷＲＴ　ＲＥＱ信号の制御ロジック２７６による入力を可能とする。また、ＣＨＡＣＨＥ　ＡＤＲ３（１：　Ｏ）キャッシュアドレス信号は、リフレッシュカウンター２６２　（第１Ｂ図）をインクリメントさせ、かつマルチプレクサ−２６４がフラッグ４２ヘアドレスを供給して、タッグ４１及びデータ記憶３８（第１Ｂ図）にそれらをリフレッシュさせるのを可能とするように、調整される。この動作の間、仮想アドレス変換回路が他の物理的アドレスを製造するのを防止するよう動作するのを不可能とするように、ＭＢＯＸ　５ＴＡＬＬ信号も入力される。

書込処理が完了した後、ＤＭＡ　ＯＲＷＲＴ　ＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号が拒否される。このことにより、他のアドレス及び書込みデータがランチ２５０及び２５１　（第１Ｂ図）ヘロードされる。リフレッシュ動作もまた可能とされる。

続出処理中にステートマシーン２７１によって実行又は可能とされる動作は、要求された情報が命令又はデータか、及び要求情報がキャッシュ３５（第１Ｂ図）内にあったか否かによる。アドレスにより確定された位置がキャッシュされる場合、及びキャッシュエントリーを使用不可能とするタッグ４１Ａ、４１Ｂ又はデータ３８Ａ、３８Ｂ（第５図）の一方にパリティエラーが無い場合、情報はキャッシュ内にある。命令を撤回するために続出処理が要求され、この場合、制御ロジック２７３はＩＢ　ＲＥＱ命令バフファ要求信号を入力する。さもなければ、制御回路４０はＲＤ続出し信号を入力する。要求情報がキャッシュ３５内に無ければ、制御ロジック２７３もＲＥＡＤ　ＭＩＳＳ信号を入力する。

ＲＥＡＤ　Ｍｉｓｓ信号は、第５図に示されたＨＩＴ信号の完了を示す。

制御回路４０から入力されたＲＤ読出信号又はＴＢ　ＲＥＱ命令バッファ要求信号の入力に応じて、ステートマシーン２７１は、キャッシュ読出しを可能とするＣＨＡＣＨＥ　ＦＴＮ　（１：　Ｏ）キャッシュ機能信号及びマルチプレクサ− ２６４（第１Ｂ図）が仮想アドレス変換回路３７からのアドレスを使用出来るようにするＣＨＡＣＨＥ　ＡＤＲ３（１：　Ｏ）信号を発生する。同時に、ステートマシーン２７１は、読出しアドレスラッチ２５２にロードされるべき仮想アドレス変換ロジックからのアドレスを可能とするＡＲＭ　ＡＤＲ３ＡＴＲアームアドレスストローブ信号を入力する。その動作がＩＢ　ＲＥＱ信号に応じていたならば、制御ロジックのフラッグセントを可能とし、ＰＲＥＶ　ＩＢ　ＲＥＱ前命令バッファ要求信号の入力を可能とするＩＮＩＴ　ＩＢ　ＲＥＱ初期命令バッファ要求信号もステートマシーン２７１は入力する。

情報がキャッシュ３５内にあれば、ステートマシーン２７１は、情報がキャッシュ３５から、第５図と関連して上記した如く、オペレーションターミネートへ供給されるのを許可する。

情報がキャッシュ３５内に無い場合、及びＤＭＡ　ＯＲＷＲＴＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号が入力される場合、ステートマシーン２７１は、プロセッサ３０をストールする５ＴＡＬＬ　ＭＢＯＸ　５ＴＡＬＬ信号の両方及びリフレッシュ動作を許可するＣＡＣＨＥ　ＡＤＲ３（１：　０）信号を入力する。

このストールにより、続出処理が実行される前に書込処理が完了する。

ＤＭＡ　ＯＲＷＲＴ　ＰＮＤ　（ＤＭＡ又は書き込みベンディング）信号が拒否される場合、続出処理が進む、ステートマシーン２７１は、ＲＤ　ＲＥＱ読出要求信号の制御ロジック２７６への入力を可能とする。ステートマシーン２７１は、その後、ＣＡＣＨＥＡＢＬＥ、ＣＣＴＬキャッシュ制御、ＲＤＹレディ及びＥＲＲエラー信号を監視して、続出処理の最後を決定する。もＬＣＡＣＨＥＡＢＬＥ又はＣＣＴＬキャッシュ制御信号が情報はキャッシュされるべきではないことを示すならば、バス１３を介して一つの転送がある。他方、もし情報がキャッシュされるべきであるならば、２つの転送が要求され、キャッシュエントリー（第５図）において、一方は低ワード用、他方は高ワード用となる。

もし転送がキャッシュされるべきであれば、ＲＤＹレディ信号の入力時、もしＤＡＬ　ＰＡＲＥＲＲパリティエラー信号が入力されず、入力情報にはパリティエラーが無いことが示されれば、ステートマシーン２７１はマルチプレクサ−２６４（第１　Ｂ図）がキャンシュ３５内のエントリーを選択するために仮想アドレス変換回路からのアドレスを使用出来るものとし、情報を選択された高又は低ワードの内の一方にロードされ得るものとする。情報がロードされるべきキャッシュ３５内のワードは、ＶＡ　（２）仮想アドレスビット（第５図参照）の状態に応する。情報は、その後、データ経路３６　（第１Ｂ図）に供給される。

ＤＡＬ　ＰＡ’ＲＥＲＲパリティエラー信号が入力される場合、又はＥＲＲエラー信号がライン５５　（第１Ａ図）に入力され、トランスファー内に稼働する他のユニットによるエラーレスポンスを示す場合、処理は、ＰＲＥＶ　ＩＢ　ＲＥＱ前命令バッファ要求信号が入力されるかどうかによる。そうであるならば、制御回路４０（第１Ｂ図）は、入力されたＩＢ　ＦＩＬＬ　ＥＲＲ命令命令バッファフィルエラー信号って促されて、それが正確な動作を行うことを許可する。ＰＲＥＶ　ＩＢ　ＲＥＱ前命令バンファ要求信号が入力されなければ、５ＴＡＬＬ及びＭＢＯＸ　５ＴＡＬＬ信号は入力されてプロセッサ３０をストールし、ＴＲＡＰ　ＲＥＱトラップ要求信号が入力されて、これによりプロセッサ制御回路４０は選択されたりカバリ−動作を許可する。

入力情報がキャッシュされる場合、及びデータが入力されるにつれてＥＲＲエラー信号はＤＡＬ　ＰＡＲＥＲＲパリティエラー信号が入力される場合、ステートマシーン２７１は第２のワードをキャッシュ３５に入力して記憶させることを可能とする。第２のワードが適切に入力されると、それは上記の如くキャッシュ３５内に記憶される。ステートマシーン２７１は、マルチプレクサ−２６４に仮想アドレス変換口！３７からのアドレスの使用を可能とするＣＡＣＨＥ　ＡＤＲ３（１：　０）キャッシュアドレス信号、及び第２ワードのキャッシュエントリーへの記憶を可能とするＣＡＣＨＥ　ＦＴＮ　（１：　Ｏ）キャッシュ機能信号を発生する。ステートマシーン２７１は、しかるに、情報のデータ経路３６への転送を可能としない。

他方、ＥＲＲエラー信号又はＤＡＬ　ＰＡＲＥＲＲパリティエラー信号が入力されると、ＭＢＯＸ　５ＴＡＬＬ信号が入力されて仮想アドレス変換回路３７をストールし、第１ワードが書き込まれるキャッシュ内のエントリーが無効にマークされる。同時に、ＣＡＣＨＥ　ＡＤＲ３（１：　０）は、マルチプレクサ−２６４がキャッシュ３５の内容をリフレッシュし、カウンターをインクリメントするためにリフレンシュカウンター２６２からのリフレッシュアドレスを使用するように、調整される。

ステートマシーン２７１は、ステートマシーン２７１が情報のキャッシュ３５への書き込み及び読み出しを可能としないならば、リフレッシュ動作の実行を可能とする。処理の発生を可能とするために、ステートマシーン２７１は、マルチプレクサ−２６４がリフレンシュカウンクへ２６２からのリフレッシュアドレス信号を使用して、従来の力士で記憶回路３８．４１及び４２　（第１Ｂ図）の内容をリフレッシュすることを可能とするＣＡＣＨＥＡＤＲ３信号を発生させる。

ステートマシーン２７１はまた、キャッシュ３５内のエントリーが、制御ロジック２７３からのＤＭＡ　ＩＮＶ　ＲＥＱ無効要求信号に応じて、無効とされるのを可能とする。第１Ｂ図と関連して上記した如く、入力ＣＣＴＬキャッシュ制御信号及び入力ＡＤＲ３ＳＴＲアドレスストローブ信号の両者が第１Ａ図に示したシステム内の他のユニットによって入力される時、その両信号の一致に応じてこの信号が発生される。他のユニットがメモリ１１と共にＤＭＲ（直接メモリアクセス）動作を行う時、これが起こり、それによりＤＭＧ直接メモリグランド信号が入力される。

もし他のユニットがキャッシュ３５によりキャッシュされるメモＩＪ１１内の位置へデータを転送するならば、キャッシュエントリーは無効としてマークされる。第１Ｂ図を参照して、ＤＭＧ及びＡＤＲ３ＳＴＲアドレスストローブ信号の一致に応じて、ＡＮＤゲート４０１は入力データラッチ２５４に、この場合はアドレス信号である信号をＤＡＬデータ／アドレスライン５０上へのランチを可能とする。

ＤＭＡ　ＩＮＶ　ＲＥＱ無効要求信号に応じて、ステートマシーン２７１は、最初に、キャッシュからのデータがインターナルバス３４上へ供給されるのを許可することなしに、入力データラッチ２５４内のアドレスを使用してキャッシュ３５の読出動作の実行を行う、もし、Ｍｉｓｓ信号が入力されれば、位置はキャッシュされず、更に何も起こらない。

しかし、もしＭＩＳＳ信号が否定されると、入力データ・ランチ２５４中のアドレスによって識別されるロケーションはキャッシングされ、そして状態マシンは、キャッシュ無効化動作を開始する。この時、状態マシンは、無効化動作を可能にするキャッシュ・ファンクション信号ＣＡＣＨＥ　ＦＴＮ　（１：　Ｏ）および無効化に際して、マルチプレクサ２６４が入力データ・ラッチの内容を使用することを可能にするキャッシュ・アドレス信号ＣＡＣＨＥＡＤＲ３（１：　Ｏ）を発生させる。

状態マシン２７０は、バス１３からのキャッシュ制御信号ＣＣＴＬ。

直接メモリ・リクエスト信号ＤＭＲ、レディ信号ＲＤＹおよびエラー信号ＥＲＲ１制御ロジック２７６からの読出しリクエスト信号ＲＤ　ＲＥＱ、書込みリクエスト信号ＷＲＴ　ＲＥＱ、ブロードキャスト・リクエスト信号ＢＲＤＣ３Ｔ、およびキャッシング可能アクセス信号ＣＡＣＨＥ　ＡＣＣ，ならびに直接メモリ・アクセス禁止信号ＩＮＨＤＭＡおよびアーム読出しリクエスト信号ＡＲＭ　ＲＤ　ＲＥＱに反応して動作する。もし状態マシン２７０が、第１図に示すシステム内の別のユニットがバス１３を介しての転送を希望していることを示す表明された直接メモリ・リクエスト信号ＤＭＲを受信してさらに、ＤＭＡ禁止信号ＩＮＨＤＭＡまたはブロードキャスト・リクエスト信号ＢＲＤＣ３ＴＲＥＱが表明されない限りは、このマシンは、直接メモリ認可デイスエイプル信号ＤＩＳ　ＤＭＣ；を否定し、次にこの否定された信号は、制御ロジフク２７７が直接メモリ認可信号ＤＭＧを表明することを可能にする。この表明された直接メモリ認可ＤＭＧは、別のユニットがバス１３を介して転送を実行することを可能にする。さらにそのうえ、状態マシン２７０は、ＤＡＴＡ　ＩＮ信号を表明するが、この信号は、これらのラインを条件付けするために、ＤＡＬ制御ロジック２８０によって、システム内の他の装置がＤＡＬデータ／アドレス・ライン５０を使用できるようにする。

状態マシン２７０はさらにＴＲｌ−５ＴＡＴＥ　ＳＴＲ信号を表明するが、この信号は、制御ロジック２７７が、他の装置がデータ・ストローブ信号ＤＡＴＡ　ＳＴＲ、アドレス・ストローブ信号ＡＤＲ３ＳＴＲおよび転送タイプ信号ＴＲＴＹＰＥを使用することを可能にする。

そうする代わりに、もしシステム内の他のどの装置もバス１３を介して転送することがない場合には、状態マシン２７０が、制御ロジック２７６からのＲＤ　ＲＥＱ信号、ＷＲＴ　ＲＥＱ信号、およびブロードキャスト・リクエスト信号ＢＲＤＣ３Ｔ　ＲＥＱ信号に反応してバス１３上での転送を可能にしてもよい、もし書込みリクエスト信号ＷＲＴ　ＲＥＱが表明され、それぞれラッチ２５１およびランチ２５０（第１Ｂ図を参照）内の書込みアドレスおよび書込みデータが示された場合、仮にＤＭＲ信号が表明されていなければ、状態マシン２７０は、マルチプレクサ２５３が、ラッチ２５１からの書込みアドレスをＤＡＬデータ／アドレス・ライン５０上に結合することを可能にするＤＡＬ　Ｃ０ＮＴ　（１：０）（ＤＡＬ内容）信号を発生させる。同時に、状態マシン２７０はアドレス・ストローブ・エネイブル信号ＡＤＲＳＳ　５ＴＲＥＮを表明するが、すると次にこの信号は、制御ロジック２７７がアドレス・ストローブ信号ＡＤＲＳ　ＳＴＲを表明することを可能にする。

次に、状態マシン２７０は、（ＤＡＬ内容）信号ＤＡＬ　Ｃ０ＮＴ（１：　０）を発生するが、この信号によつマルチプレクサ２５３は、書込みデータ・ラッチ２５０の内容をＤＡＬデータ／アドレス・ライン５０上に結合することが可能になる。状態マシン２７０は同時に、データ・ストローブ・エネイブル信号ＤＡＴＡ　ＳＴＲＥＮを表明するが、この信号によって制御ロジック２７７は、データ・ストローブ信号ＤＡＴＡ　ＳＴＲを表明することが可能になる。

この後で、状態マシンは、レディ信号ＲＤＹまたはエラー信号ＥＲＲが表明されるまで待ち状態にとどまる。もし表明されたＲＤＹ信号が受信された場合、この動作はアドレス・ストローブ・エネイブル信号ＡＤＲ３ＳＴＲＥＮおよびデータ・ストローブ・エネイブル信号ＤＡＴＡ　ＳＴＲＥＮを否定して終了するが、これらの信号によって次に、制御ロジック２７７は、それぞれアドレス・ストローブ信号ＡＤＲ３ＳＴＲおよびデータ・ストローブ信号ＤＡＴＡ　ＳＴＲを否定することが可能になり、さらに制御ロジック２７６はＷＲＴ　ＲＥＱ信号を否定することが可能になる。

一方、もし表明されたエラー信号ＥＲＲが受信された場合には、状態マシン２７０は再試行を試みて、ランチ２５０からのデータ信号をＤＡＬデータ／アドレス・ライン５０上に結合することをマルチプレクサ２５３に可能にするＤＡＬ　Ｃ０ＮＴ　（１：　０）（ＤＡＬ内容）信号を発生する。

もしレディ信号ＲＤＹおよびエラー信号ＥＲＲの双方が表明された場合には、再試行の信号が送られ、転送が再度試みられる。

もし他の動作がなにも起こっていない場合には、状態マシン２７０は、ＤＡＬ　Ｃ０ＮＴ　（１：　０）（ＤＡＬ内容）信号を発生し、この信号によってマルチプレクサ２５３は、読出しアドレス・ラッチ２５２の内容をＤＡＬデータ／アドレス・ライン５０上に結合することが可能になる。これによって状態マシン２７０は、他の信号および条件によって読出し動作の発生が許される時には、読出し動作を迅速に開始できる。読出し動作の間、読出しリクエスト信号ＲＤ　ＲＥＱが表明されると、状態マシン２７０はアドレス・ストローブ・エネイブル信号ＡＤＲ３５ＴＲＥＮを表明し、次にこの信号によって制御ロジック２７７は、アドレス・ストローブ信号ＡＤＲ３ＳＴＲを表明することが可能になる。状態マシン２７０は次に、データ・イン信号ＤＡＴＡＩＮを表明し、この信号によって制御ロジック２８０は、システム内の他の装置がＤＡＬデータ／アドレス・ライン５０を使用できるようにこれらのラインを条件付けすることが可能になる。同時に、状態マシンは、データ・ストローブ・エネイブル信号ＤＡＴＡ　ＳＴＲＥＮを表明し、次にこの信号によって、制御ロジック２７７は、データ・ストローブ信号ＤＡＴＡ　ＳＴＲを表明することが可能になる。

次の動作は、キャッシング可能アクセス信号ＣＡＣＨＥ　ＡＣＣが制御ロジック２７６によって表明されるか否かに依る。もしこの信号が表明されれば、検索されたデータはキャッシング可能であり、従って２ワードがバス１３を介して読出される。一方、もしキャッシング可能アクセス信号ＣＡＣＨＥ　ＡＣＣが表明されないときには、検索されたデータはキャッシング不可能であり、たった１ワードがバス１３を介して読出される。キャッシング可能アクセス信号ＣＨＡＣＨＥ　ＡＣＣが表明されない場合には、状態マシン２７０は読出しデータ・ランチ信号ＲＤ’　ＤＡＴＡＬＡＴを表明するが、この信号は、表明されると、入力ランチ２５４（第１Ｂ図を参照）が、ＤＡＬデータ／アドレス・ライン５０上の信号を受信することが可能になる。その後で読出しデータ・ラッチ信号ＲＤ　ＤＡＴＡ　ＬＡＴが否定されると、信号は入力ラッチによってランチされる。もしエラー信号ＥＲＲが否定されそして読出しフラグ・クリア信号ＣＬＲＲＤ　ＦＬＡＧＳが表明されると、状態マシン２７０は表明されたレディ信号ＲＤＹに反応して読出しデータ・ランチ信号ＲＤ　ＤＡＴＡ　ＬＡＴを否定する。表明されたＣＬＲＲＤ　ＲＥＱ信号に反応して、制御ロジック２７６は読出しリクエスト信号ＲＤ　ＲＥＱを否定する。

一方、もしキャッシング可能アクセス信号ＣＡＣＨＥ　ＡＣＣが表明されると、上記のように続出し動作が実行される。データが入力データ・ランチ中にランチされた時にもしキャッシュ制御信号ＣＣＴＬが表明されてない場合、第２の動作も実行される。

一方、もしキャッシュ制御信号ＣＣＴＬが表明され、転送に携わっている他の装置がデータのキャッシングを防止していることが表示される場合には、第２の動作は実行されない。

状態マシン２７０が直接メモリ・リクエスト信号ＤＭＲの他の装置からの受信に反応して直接メモリ認可信号ＤＭＧを表明することを禁止するために、状態マシン２７１は、直接メモリ・アクセス禁止信号ＩＮＨＤＭＡを用いる。直接メモリ・アクセス禁止信号ＩＮＨＤＭＡは成る転送中に、浮動小数点プロセッサ３１によって表明される（第１Ａ図を参照）。

制御回路４０からの読出しブロードキャスト信号ＲＤ　ＢＲＤＣ３Ｔおよび基本的ブロードキャスト信号ＢＡＳＩＣＢＲＤＣ３Ｔは、状態マシン２７１が、キャッシュ３５からまたはデータ・パス３６　（ｄａｔａ　ｐａｔｈ　３６　）中のレジスタ２５５がらの浮動小数点・オペランドの情報を転送することを可能にする。制御ロジック２７６もまた、ブロードキャスト・リクエスト信号ＢＲＤＣ３ＴＲＥＱ信号を表明することが可能になり、つぎに、状態マシン２７０が、この情報を上記のように転送することを可能にする。

状態マシン２７１はまた、浮動小数点プロセッサ・ベンディング信号ＦＰＰ　ＰＮＤを表明するフラグを設定するように制御ロジック２７３をエネイブルする。

状態マシン２７１は、浮動小数点プロセッサ３１からの浮動小数点演算の結果を受信できる状態にあることをＰＰＰインタフェース回路２７２に示すために、浮動小数点プロセンサ信号ＳＴＧ　ＰＰＰを表明する。条件コードが上述したようにレディ状態にある場合、インタフェース回路２７２はＣＰ　ＯＫ倍信号表明し、そして、結果データがレディ状態にある場合、レディ信号ＣＰ　ＲＤＹを表明する。レディ信号ＣＰＲＤＹに反応して、状態マシン２７１は、状態マシン２７０が結果データを受信することを可能にする。もし浮動小数点プロセッサ３１が、エラー発生信号を送ると、インタフェース回路２７２はｘ５ｒ−信号ＣＰ　ＥＲＲを表明する。ＣＰ　ＯＫ、ＣＰ　ＲＤＹまたはＥＲＲ信号に反応して、状態マシン２７１は、浮動小数点プロセッサ・ベンディング信号を制御するフラグがリセツトされるようにし、これによってこの信号を否定する。

バス・インタフェース回路３３は多くの恩典を与える。第１に、個々が異なった動作を制御しそしてフラグを介して通信している２つの状態マシン２７０および２７１を使用することによって、回路がかなり単純化される。

さらに、状態マシン２７１によってキャッシュ３５のリフレッシュ動作が可能となり、これによってダイナミック記憶素子をその中で使用することができる。こうすることによって、キャッシュの物理的な寸法が縮小されたり、または、過去の場合においてそうであったように、同じ面積でより多くの容量をもつキャッシュ記憶装置を設けることが容易となる。

またさらに、バス・インタフェース回路３３は、キャッシング可能なデータの検索において、最初に、プログラムにとって必要なデータを検索し、次にキャンシュのエントリにおける記憶装置のための他のワードを検索することは評価されるだろう、先行のシステムにおいては、データのワードはメモリ内に記憶されている順序で検索され、従って、最初のデータ・ワードがプログラムが今すぐに必要とするものであるとは限らなかった。これによって、第２番目のワードが検索されるまで、処理の再開が遅れた。

さらにそのうえ、インタフェース回路３３は、書込み動作を保留（ベンディング）にしたままで、読出しアドレスが発生されそして読出しアドレス・ラッチ２５２にラッチされる程度にまで、読出し動作の開始を可能にする。読出し動作は、保留の書込み動作が完了するまで完了されないが、しかし書込み動作が完了したら、読出しアドレスは即座に送信することが可能である。

最後に、バス・インタフェース回路はまた、読出し動作また書込み動作がプロセッサ３０中に設定されているかどうかに関わらず、第１Ａ図に示すシステム中の他の装置によって実行された直接メモリ・アクセス動作によって、キャッシュのエントリを無効にすることを可能にする。すなわち、書込みデータおよび書込みアドレスがそれぞれのラッチ２５１および２５０中にランチされ（第１Ｂ図を参照）さらに読出しアドレスがラッチ２５２中にランチされている状態で、キャッシュ・エントリを無効にする動作を、入力ランチ２５４中に受信されたＤＭＡアドレスに反応して発生させることが可能である。このことによって、無効化プロセスが単純化される。

上記の説明は、本発明による特定の実施例に限られたものであった。しかし、本発明の長所の幾分かまたは全部を達成してさらに、本発明にたいして変更および修正を施し得ることが明かであろう、従って、添付クレームの目的は、本発明の真正の精神およびその範囲内に収まる全てのこのような変更および修正を保護することである。

新規なものであると請求されそしてアメリカ合衆国の特許証によって補償されることを要求するものを次のページに述べる。

浄書（内容に変更なし）浄書ｆ内容に変更なし）（キャッジ＆あるいはグロ七ツテレジスタから）プロセッサに対するＰＰＰ結果浄書（内容に変更な１．）ＦＩＧ、３Ａ、′４信（内容に度（なし）、　浄書（内容に変更なし）浄書（内容に変更なし）浄ａ（内容に変更なし）ＦＩＧ、　５８８　浄書を内容に変更なし）平成　年　月　日特許庁長官　吉　１）文　毅　殿１、事件の表示　ＰＣＴ／ＵＳ　８８／　００３６５３、補正をする者事件との関係　出願人名　称　ディジタル　イクイプメントコーポレーション４、代理人５、補正命令の日付　平成１年６月２７日手続補正書特許庁長官　吉　１）文　毅　殿１、事件の表示　ＰＣＴ／ＵＳ８８１００３６５３、補正をする者事件との関係　出願人５、補正命令の日付　自　発６、補正により増加する請求項の数　２２請求の範囲１．　バスに接続されるプロセッサであって、前記バスは情報信号を転送するだめの情報信号転送ラインと複数の条件付きキャシュ制御信号を転送するためのキャシュ制御信号転送ラインを有し、前記プロセッサは、Ａ、キャシュメモリとＢ、前記キャシュメモリに接続され且つ前記バスに接続のためのバス・インタフェース回路とを有し、前記バス・インタフェース回路は、ｉ、読出し操作を行なうための情報信号転送回路であって、その読出し操作において情報信号転送回路は前記情報信号転送ラインから情報信号を受信し、前記受信した情報信号を前記キャシュメモリへ転送する情報信号転送回路と、ｉｉ、前記キャシュメモリと前記情報信号転送回路とに接続し且つ前記キャシュ制御信号の条件に応答して、前記キャシュメモリに前記受信した情報を記憶すべきかどうかを制御するためのキャシュ制御信号転送ラインへ接続するためのキャシュ制御回路とを有していることを特徴とするプロセッサ。

２、　プロセッサとバスによって相互接続された少なくとも１つの他のユニットから成るディジタル・データ処理システムであって、前記バスは情報信号転送ラインとキャシュ制御信号転送ラインとを有し、Ａ、前記他のユニットは、ｉ、読出し操作において前記プロセッサへ情報信号を転送するための前記情報信号転送ラインに接続された情報転送回路と、ｉ、前記情報転送回路によって情報信号の転送と同じキャシュ制御信号を伝送するためのキャシュ制御信号転送回路とを有し、Ｂ、前記プロセッサは、ｉ、キャシュメモリと、ｉｉ、前記キャシュメモリに接続され且つ前記バスに接続するためのバス・インタフェース回路とを有し、前記バス・インタフェース回路は、ａ、読出し操作を行なうための情報信号転送回路であって、その読出し操作において情報信号転送回路は前記情報信号転送ラインから情報信号を受信し、前記受信した情報信号を前記キャシュメモリへ転送する情報信号転送回路と、ｂ、前記キャシュメモリと前記情報信号転送回路に接続し、且つ前記キャシュ制御信号の条件に応答して前記キャシュメモリに前記受信した情報信号を記憶すべきかどうかを制御するためのキャシュ制御信号転送ラインへ接続するためのキャシュ制御回路とを有している、ことを特徴とするディジタル・データ処理システム。

３、　前記バスは更に調停信号転送ラインを有し、且つ前記他のユニットは更に前記調停ラインと接続して調停操作を行ない且つこの操作に応答して調停の確定を発生するための調停回路を有し、且つ前記情報転送回路は調停の確定に応答して情報の転送を行なうことを特徴とする請求の範囲第２項記載のディジタル・データ処理システム。

４、　調停信号転送ラインは要求信号転送ラインと許可信号転送ラインとから成り、且つ、前記調停回路は要求信号転送ラインを経て転送要求信号を発するための転送要求回路と、許可信号転送ラインを経て転送許可信号を受信し、これに応答して調停の確定を発生するための許可受信回路とを有し、且つ前記バス・インタフェース回路は更に、要求信号転送ラインを経て転送要求信号を受信し、且つ要求信号の受信に応答して許可信号転送ラインを経て転送許可信号を発するための許可回路を有することを特徴とする請求の範囲第３項記載のディジタル・データ処理システム。

５、　前記バスは更に転送形式信号転送ラインと制御ラインとを有し、且つ前記バス・インタフェース回路は更に、転送形式信号転送ラインを経て転送形式信号を伝送してデータ転送の方向を指示するだめの転送形式信号転送回路と、制御信号転送ラインを経て制御信号を伝送するための制御信号回路とを有し、且つ前記他のユニットは転送形式信号と制御信号とを受信し、且つ受信に応答して前記情報転送回路による情報の転送を制御するための制御回路を有していることを特徴とする請求の範囲第２項記載のディジタル・データ処理システム。

６、　前記情報信号はデータ信号とアドレス信号の双方から成り、且つ前記制御信号ラインはアドレス・ストローブ信号転送ラインとデータ・ストローブ信号転送ラインとから成っており、且つ、前記バス・インタフェース回路上の前記制御信号回路は前記情報転送ラインを経たアドレス信号の転送と同時にアドレス・ストローブ信号転送ラインを経てアドレス・ストローブ信号を転送するためのアドレス・ストローブ信号転送回路と、データ・ストローブ信号転送ラインを経てデータ・ストローブ信号を転送するためのデータ・ストローブ信号転送回路とを有し、且前記他のユニットの前記制御回路は、情報転送回路が、転送が行なわれる場所を特定するアドレス・ストローブ信号を受信可能にするアドレス・ストローブ信号と、情報転送回路が、アドレス信号によって特定された場所で転送を行なうことを可能にするデータ・ストローブ信号とを受信することを特徴とする請求の範囲第５項記載のディジタル・データ処理システム。

７、　転送形式信号は書込み操作を指示し、且つ前記バス・インタフェース回路は前記情報転送ラインを経たデータ信号の転送と同時にデータ・ストローブ信号を転送することを特徴とする請求の範囲第６項記載のディジタル・データ処理システム。

８、　前記バスは更に作動可能信号転送ラインを有し、且つ、前記他のユニットの前記制御回路は更に、前記作動可能信号転送ラインを経て作動可能信号を転送して、情報転送回路がプロセッサから首尾よくデータ転送を受領したことを指示するための作動可能信号回路を有し、且つ、前記バス・インタフェース回路は更に作動可能信号を受信し、且つこの受信に応答してデータ・ストローブ信号を取消すための作動可能信号転送回路を有していることを特徴とする請求の範囲第７項記載のディジタル・データ処理システム。

９、　前記バスは更に誤り信号転送ラインを有し、前記他のユニットの前記制御回路は更に誤り信号転送ラインを経て誤り信号を転送し、情報を受領していないことを指示するための誤り信号転送回路を有し、且つ、前記バス・インタフェース回路は更に誤り信号を受信するための誤り信号受信回路を有し、前記プロセッサは誤り信号の受信に応答して誤り回復操作を行なうことを特徴とする請求の範囲第７項記載のディジタル・データ処理システム。

１０、転送形式信号は読出し操作を指示し、且つ、前記情報転送回路は転送形式信号及びアドレス・ストローブ信号の受信に応答してデータを伝送することを特徴とする請求の範囲第６項記載のディジタル・データ処理システム。

１１、前記バスは更に作動可能信号転送ラインを有し、且つ、前記他のユニットの前記制御回路は更に、作動可能信号転送ラインを経て作動可能信号を転送し、前記情報転送回路がデータを転送したことを指示する作動可能信号転送回路を有し、且つ、前記バス・インタフェース回路は更に作動可能信号を受信し、この受信に応答してデータ・ストローブ信号を発するための作動可能信号転送回路を有することを特徴とする請求の範囲第１０項記載のディジタル・データ処理システム。

１２、前記バスは更に誤り信号転送ラインを有し、且つ、前記性のユニットは更に誤り信号転送ラインを経て誤り信号を転送して、前記情報転送回路がデータを首尾よく転送していないことを指示するための誤り信号転送回路を有し、且つ、前記バス・インタフェース回路は更に誤り信号を受信するための誤り信号転送回路を有し、前記プロセッサは誤り信号に応答して誤り回復操作を行なうことを特徴とする請求の範囲第１０項記載のディジタル・データ処理システム。

１３、前記バスは更に調停信号転送ラインを有し、且つ、前記情報信号転送回路は調停信号転送ラインを経て受信された信号に応答して情報の転送を行なうことを抑止されることを特徴とする請求の範囲第１項記載のプロセッサ。

１４、調停信号転送ラインは要求信号転送ラインと許可信号転送ラインとから成り、且つ、前記バス・インタフェース回路は更に、前記要求信号転送ラインを経て転送要求信号を受信し、且つ要求信号の受信に応答して前記直接メモリ許可信号転送ラインを経て転送許可信号を発するだめの許可回路を有していることを特徴とする請求の範囲第１３項記載のプロセッサ。

１５、前記バスは更に転送形式信号転送ラインと制御ラインとを有し、且つ、前記バス・インタフェース回路は更に、転送形式信号転送ラインを経て転送形式信号を伝送して、データ転送の方向を指示するための転送形式信号転送回路と、制御信号転送ラインを経て制御信号を伝送するための制御信号回路とを有していることを特徴とする請求の範囲第１項記載のプロセッサ。

１６、前記情報信号はデータ信号とアドレス信号の双方から成り、且つ前記制御信号ラインはアドレス・ストローブ信号転送ラインとデータ・ストローブ信号転送ラインとから成っており、且つ、前記バス・インタフェース回路上の前記制御信号回路は、情報転送ラインを経たアドレス信号の転送と同時にアドレス・ストローブ信号転送ラインを経てアドレス・ストローブ信号を転送するためのアドレス・ストローブ信号転送回路と、データ・ストローブ信号転送ラインを経て、データ・ストローブ信号を転送するためのデータ・ストローブ信号転送回路を有することを特徴とする請求の範囲第１５項記載のプロセッサ。

１７、前記転送形式信号は書込み操作を指示し、且つ前記バス・インタフェース回路は情報転送ラインを経たデータ信号の転送と同時にデータ・ストローブ信号を伝送することを特徴とする請求の範囲第１６項記載のプロセッサ。

１８、前記バスは更に作動可能信号転送ラインを有し、且つ、前記バス・インタフェース回路は更に作動可能信号を受信し且つこの受信に応答してデータ・ストローブ信号を取消すための作動可能信号転送回路を有していることを特徴とする請求の範囲第１７項記載のプロセッサ。

１９、前記バスは更に誤り信号転送ラインを有し、且つ、前記バス・インタフェース回路は更に、誤り信号を受信するための誤り信号転送回路を有し、前記プロセッサは誤り信号の受信に応答して誤り信号操作を行なうことを特徴とする請求の範囲第１７項記載のプロセッサ。

２０、前記転送形式信号は読出し操作を指示し、且つ情報信号転送回路は転送形式信号及びアドレス・ストローブ信号の伝送に応答してデータを受信することを特徴とする請求の範囲第１６項記載のプロセッサ。

２１、前記バスは更に作動可能信号転送ラインを有し、且つ、前記バス・インタフェース回路は更に作動可能信号を受信し、且つこの受信に応答してデータ・ストローブ信号を発するための作動可能信号転送回路を有することを特徴とする請求の範囲第２０項記載のプロセッサ。

２２、前記バスは更に誤り信号転送ラインを有し、且つ、前記バス・インタフェース回路は更に誤り信号を受信するための誤り信号転送回路を有し、前記プロセッサは前記誤り信号に応答して誤り回復操作を行なうことを特徴とする請求の範囲第２０項記載のプロセッサ。

２３、バスに接続されるプロセッサであって、前記バスはデータ及びアドレス情報信号を転送するための情報転送ラインと、複数の条件付きキャシュ制御信号を転送するためのキャシュ制御信号転送ラインと、転送形式信号転送ラインと、アドレス・ストローブ信号転送ラインと、データ・ストローブ信号転送ラインと、作動可能信号転送ラインと、誤り信号転送ラインと、調停信号転送ラインとを有し、前記プロセッサは、Ａ、キャシュメモリとＢ、前記キャシュメモリに接続しており、且つ前記バスに接続のためのバス・インタフェース回路とを有し、前記バス・インタフェース回路は、ｉ、情報信号転送回路と、ｉｉ、前記キャシュメモリと前記情報信号転送回路に接続し、且つ前記キャシュ制御信号の条件に応答して、前記キャシュメモリに前記受信した情報を記憶すべきかどうかを制御するための前記キャシュの制御信号転送ラインへ接続するためのキャシュ制御回路と、ｉｉｉ　、データ転送の方向を指示するため転送形式信号を転送するための転送形式信号転送回路と、ｉｖ、前記情報転送ラインを経たアドレス信号の転送と同時にアドレス・ストローブ信号転送ラインを経てアドレス・ストローブ信号を転送するためのアドレス・ストローブ信号転送回路と、データ・ストローブ信号転送ラインを経てデータ・ストローブ信号を伝送するためのデータ・ストローブ信号転送回路と、 ■３作動可能信号を受信して、データ転送が成功したことを指示し、且つこの受信に応答してデータ・ストローブ信号を取消すための作動可能信号転送回路と、ｖｉ、誤り信号を受信し、且つこの受信に応答して誤り回復操作を行なうための誤り信号転送回路と、ｖｉ、バスを経た転送を制御するための調停操作を行ない、前記調停操作に応答して前記情報転送回路を制御するための調停回路とを有していることを特徴とするプロセッサ。

２４、プロセッサとバスによって相互接続された少なくとも１つの他のユニットとを有するディジタル・データ処理システムであって、前記バスはデータの信号及びアドレス情報信号を転送するための情報転送ラインと、複数の条件付きのキャシュ制御信号を転送するためのキャシュ制御信号転送ラインと、転送形式信号転送ラインと、アドレス・ストローブ信号転送ラインと、データ・ストローブ信号転送ラインと、作動可能信号転送ラインと、誤り信号転送ラインと、調停信号転送ラインとを有し、Ａ、前記他のデータ・ユニットは、ｉ、前記情報信号転送ラインに接続し、この転送ラインを経て前記プロセッサへ、又、プロセッサから情報信号を転送するための情報転送回路と、ｉ、前記情報転送回路による情報信号の転送と同時にキャシュ制御信号を伝送するためのキャシュ制御信号転送回路と、ｉｉｉ　、データ転送の方向を指示する信号を受信するための転送形式信号転送回路と、ｉｖ、アドレス・ストローブ信号を受信して、情報転送回路が転送が行なわれる場所を指示するアドレス信号を受信可能にし、且つ前記データ・ストローブ信号が前記転送が行なわれることを可能にする制御回路と、■、プロセッサにデータ転送が首尾よく行なわれたことを指示する信号を伝送するための作動可能信号転送回路と、 ■ｉ、プロセッサにデータ転送が首尾よく行なわれなかったことを指示する信号を伝送するための誤り信号転送回路と、ｖｉｉ、前記調停ラインと接続して調停操作を行なうための調停回路であって、この調停操作に応答して前屈情報転送回路が情報の転送を行なう調停回路とを有し、Ｂ、前記プロセッサは、ｉ、キャシュメモリと、ｉｉ、前記キャシュメモリに接続し、前記バスに接続のためのバス・インタフェース回路とを有し、前記バス・インタフェース回路は、ａ、情報信号転送回路と、ｂ、前記キャシュメモリと前記情報信号転送回路に接続し、且つ前記キャシュ制御信号の条件に応答して前記キャシュメモリに受信した情報を記憶すべきかどうかを制御するため前記キャシュ制御信号転送ラインに接続のためのキャシュ制御回路と、Ｃ，データ転送の方向を指示するための転送形式信号転送回路と、ｄ、アドレス・１ストロ一ブ信号転送ラインを介して前記情報転送ラインのアドレス信号の転送と同時にアドレス・ストローブ信号を転送するためのアドレス・ストローブ信号転送回路、およびデータ・ストローブ信号転送ラインを介してデータ・ストローブ信号を転送するためのデータ・ストローブ信号転送回路と、ｅ０作動可能信号を受信し、且つこの受信に応答してデータ・ストローブ信号を取消すための作動可能信号転送回路と、ｆ、誤り信号を受信し、且つこの受信に応答して誤りの回復を行なうための誤り信号転送回路とを有することを特徴とするディジタル・データ

Claims

【特許請求の範囲】

１．バスに接続された少なくとも一つの他のユニットを有するディジタル処理システムにおいて、バスに接続するためのプロセッサであって、前記バスは情報信号を転送するための情報信号転送ラインと複数の条件付きキャシュ制御信号を転送するためのキャシュ制御信号転送手段を有し、プロセッサは、Ａ．キャシュメモリ手段とＢ．前記キャシュメモリ手段に接続しており、且つ前記バスに接続のためのバス・インタフェース手段とを有し、前記バス・インタフェース手段は、ｉ．読出し操作を行うための情報信号転送手段、その読出し操作において情報信号転送手段は前記情報信号転送ラインから情報信号を受信し、前記受信した情報信号を前記キャシュメモリ手段へ転送する情報信号転送手段と、ｉｉ．前記キャシュメモリ手段と情報信号転送手段に接続し、且つ前記キャシュ制御信号の条件に応答して、前記キャシュメモリ手段における前記受信した情報信号の記憶を制御するためのキャシュ制御信号転送ラインへ接続するためのキャシュ制御手段とを有していることを特徴とするプロセッサ。
２．プロセッサとバスによって相互接続された少なくとも一つの他のユニットを有するディジタル・データ処理システムであって、前記バスは情報信号転送ラインとキャシュ制御信号転送ラインを有し、Ａ．前記他のユニットは、ｉ．読出し操作において前記プロセッサへ情報信号を転送するための前記情報信号転送ラインに接続された情報転送手段と、ｉｉ．前記情報転送手段によって情報信号の転送と同じ一つの選択された条件を有しているキャシュ制御信号を伝送するためのキャシュ制御信号転送手段、とを有し、Ｂ．前記プロセッサは、ｉ．キャシュメモリ手段と、ｉｉ．キャシュメモリ手段に接続され、且つ前記バスに接続するためのバス・インタフェース手段とを有し、前記バス・インタフェース手段は、ａ．読出し操作を行うための情報信号転送手段、その読出し操作において情報信号転送手段は前記情報信号転送ラインから情報信号を受信し、前記受信した情報信号を前記キャシュメモリ手段へ転送する情報信号転送手段と、ｂ．前記キャシュメモリ手段と情報信号転送手段に接続し、且つ前記キャシュ制御信号の条件に応答して、前記キャシュメモリ手段における前記受信した情報信号の記憶を制御するためのキャシュ制御信号転送ラインへ接続するためのキャシュ制御手段とを有している、ことを特徴とするディジタル・データ処理システム。