JPH01503655A - 改良されたデータ・フォーマッティング回路を備えるプリント装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、移動中の記録媒体上に記録を行なうためのノン會インパクト式プリン ト装置に関する。

例えば米国特許第４６０９９２７号等によって代表される従来技術の中には、以 下のようなプリンタ装置が示されている。即ち、そのプリンタ装置は、個々にア ドレスでき且つ付勢することのできる複数の点状放射源、例えば発光ダイオード （ＬＥＤ）等、が備えられており。

それらの放射源が一列ないしは複数の列に並べて配列されており、その列ないし はそれらの列に対して、相対的に、且つ直角の方向へ移動している感光体の上の 点を。

その感光体の移動中にそれらの放射源が露光するというものである。複数の駆動 回路が備えられており、それらの駆動回路は、インフォメーション・ライン・ピ リオドの間にそれらの駆動回路に供給される夫々のデータ・ビット入力信号に応 答して、複数の放射源を同時に付勢する。プリントヘッドないし記録ヘッドは支 持部を含み、その支持部上の端部から端部へ複数のチップが載置されており、そ れらの各チップ上に一群のＬＥＤが設けられている。駆動回路は、ＬＥＤチップ のこの直線状の７レイの側方に設置されている、別の複数のチップの内部に組込 まれている。この装置のこれらの駆動回路は、その各々がシフト・レジスタを含 み、このシフト・レジスタは、データ・ビット信号をシリアルに受取り、且つ、 そのデータ信号、即ち画像信号に応じて、夫々のＬＥＤを駆動するためのもので ある。

互いに隣接した複数のチップの上のシフト・レジスタどうしは、連結されて単一 の「シフト・レジスタ・アセンブリッジ」として機能しており、従ってデータ・ ビット（画像信号）はこのシフト・レジスタ・アセンブリッジ内の複数のシフト ・レジスタを、クロックの制御の下に、１ビツトづつフロー書ダウン（ｆｌｏｗ 　ｄｏｗｎ　）　して充填して行く。

更には、以下のようなプリントヘッドを用いることも公知となっている。即ち、 そのプリントヘッドにおいては、駆動回路チップがＬＥＤチップの両側に配設さ れており、複数のＬＥＤへ接続される駆動回路が、交互にはさみ込むように接続 されている。この種のプリントヘッドにおいては、奇数番目のＬＥＤに関しては 、データは複数のＬＥＤの一方の側に配設されているシフト・レジスタへ供給さ れなければならず、また同じように、偶数番目のＬＥＤを制御するシフト・レジ スタに関しては、データは他方の側のシフト・レジスタに供給されなければなら ない。

シフト・レジスタへのデータの流れの速度を高めるためには、奇数データ・ビッ トと偶数データ・ビットとを夫々のシフト・レジスタ・アセンブリッジへ同時に 供給することが公知となっているばかりでなく、更には、データの供給を分割し て、ＬＥＤの同一の側に備えられた２つのシフト・レジスタΦアセンブリッジヘ データを供給し、それによって１例えば奇数ビットについて言えば、この奇数ビ ットの一方の組のシフト・レジスタにデータがシフト・ダウンされている間に、 それと同時に更なる奇数ビットのデータが、他方のシフト・レジスタ・アセンブ リッジへもシフト命ダウンされているようにすることも、公知となっている。

この種の装置のためのデータ管理は、そのデータの配列次第で、複雑なこともあ れば簡単なこともある。レーｆ−ビームと共に用いるのに適したラスタ・イメー ジ−プロセッサ（ｒａｓｔｅｒ　ｉｍａｇｅ　ｐｒｏｃｅｓｓｏｒ　：　ＲＩ　 Ｐ）によってデータの出力がなされている場合には、このデータをマルチプル・ アレイ・プリントヘッドに組み合わせて用いるように分配するためのデータ管理 には、ある困難が存在している。これは、以下のようなレーザ露光装置にデータ が供給されるときのデータの供給の順番である、コンセキュティブ・シーケンシ ャル・オーダ（ｃｏｎｓｅｃｕ−ｔｉｖｅ　５ｅｑｕｅｎｔｉａｌ　ｏｒｄｅｒ ）に起因するものであり、そのレーザ露光装置とは、例えば回転する多面体用い て主走査方向にラインを露光し、それも、そのライン上の第１番目のピクセルを 最初に露光し、以下、そのライン上の最後のピクセルが露光されるまで、同様に 露光を行なうようにした装置である。ここで使用されている「コンセキュティブ 争シーケンシャル・オーダ」という用語は、記録媒体上に見られるデータの順番 と一致しているデータの順番を意味するものである。

ライン１木分のデータを、そのデータがプリントヘッド上のシフト・レジスタへ 供給される前に格納しておくための単一のバッファ・メモリ・チップを備えるこ とが望まれる場合には、データ管理は特に困難なものとなる。

従って、本発明の目的は、データをフォーマツティングするための改良された回 路を備えるプリンタ装置を提供することにある。

発明の要旨 以下の諸要素を備えた画像記録装置が提供される。即ち、メモリ手段を備え、該 メモリ手段は集積回路メモリ・チップを含み、該集積回路メモリ・チップは、プ リントされるべきライン１本分の全ての画像信号か、或いは、記録素子駆動手段 に組み合わされている２つ以上のシフト・レジスタ・アセンブリッジを充填する に充分な画像信号かの、いずれかを格納するための充分なバッファ・メモリ・サ イトを有している。前記メモリ手段へ画像信号をフンセキュティブ・シーケンシ ャル・オーダでシリアルに供給するための手段を備えている。記録手段を備え、 該記録手段は、複数個の記録素子と、記録部材上に画像をライン単位で記録すべ く該記録素子を付勢すスタ・７センブリツジを備え、該シフト・レジスタ・アセ ンブリッジは前記駆動手段へ画像信号をパラレルに出力する。中間レジスタ手段 を備え、該中間レジスタ手段は、前記シフト・レジスタ・アセンブリッジの各々 へ画像信号を出力する。更に、抽出手段を備え、該抽出手段は前記メモリ手段か ら前記中間レジスタ手段へ画像信号を抽出する。

図面の簡単な説明 第１図は、従来技術のプリント装置の模式図、第２図は、第１図の装置のプリン トヘッドを形成するために用いられている、従来技術に係る回路のブロック図、 第３図は、第２図のプリントヘッドに用いられる、従来技術の駆動回路のブロッ ク図、 第４図は、第２図の駆動回路へのデータをフォーマツティングするための１本発 明に係る改良された回路の模式図。

第５図は、第４図に示された回路の一部分を形成しているメモリーデバイスの内 部のデータの格納を説明する模式図、 第６ａ図及び第６ｂ図は、第４図に示された回路の動作を説明するタイミング・ グイ７グラムである。

好適実施例の説明 以下に好適実施例の装置を、電子写真式記録媒体について説明することにする。

しかしながら、本発明はその種の記録媒体上に画像を生成するための装置に限ら れるものではなく、なぜならば、写真用フィルム等の他の媒体も、本発明の概念 の内部において利用可能だからである。

電子写真式の複写装置は周知のものであるため、以下の説明は、本発明の一部を 構成する要素、ないしは、より直接的に本発明と協働する要素に、特に関連させ て行なうことにする０図面中並びに本明細書中に特に示されておらず、また説明 されていない装置については、従来技術において公知となっているものの中から 選択して用いることができる。

まず第１図に関し、電子写真式複写装置１０は記Ｑ媒体を含み、この記録媒体は 、例えば光導電体ウェブ１１やその他の感光性媒体であり、また、３木の搬送用 ローラ１２．１３．及び１４の周囲に架装されていて、これによりエンドレス・ ウェブ、即ち連続ウェブが形成されている。ローラ１２は、駆動モータＭに通常 の方法で連結されている。モータＭは、論理制御装置（ｌｏｇｉｃ　ａｎｄｃｏ ｎｔｒｏｌ　ｕｎｉｔ：　Ｌ　ＣＵ）　１５によッテスイッチ（不図示）が閉成 されると、電圧源に接続される。このスイッチが閉成されると、ローラ１２がこ のモータＭによって駆動されてウェブ１１を図中に矢印Ａで示されている時計回 りの方向へ運動させる。この運動によって、ウェブ１１の複数の連続した画像エ リアが、この複写装置の一連の電子写真式ワーク・ステーションを順番に通過し て行くことになる。

本開示の目的に鑑み、ウェブの運動経路沿いに、幾つかのワーク・ステーション を図示しである。それらのステーションについて以下に簡単に説明をする。

まず最初に帯電ステージ、ン１７が備えられており２このステーションにおいて は、ウェブ１１の光導電性表面１６に所定電圧の均一な初期静電荷を帯電させる ことによって、この導電性表面の感光化が行なわれる。この帯電装置の出力は、 プログラム自在な電源（不図示）に接続されたグリッドによって制御することが できる。この電源はＬＣＵ　１５によって制御され、それによって、帯電装置１ ５により光導電性表面１６に帯電される電圧のレベルＶｏが、調節される。

露光ステーション１８においては、光導電性表面１６の画像エリア上の初期電荷 が、コンピュータ等のデータ・ソース１９から供給される信号に従って行なわれ る複数の点状放射源の選択的な付勢によって変調され、静電画像を形成する。こ れらの点状放射源はプリントヘッド２０の内部に支持されており、このプリント ヘッド２０については後に更に詳細に説明する。

現像ステーション２１は現像剤を含み、この現像剤は例えば、鉄製のキャリア粒 子と、静電潜像の電荷と反対極性の静電荷を帯びた検電性のトナー粒子とから成 るものとすることができる。現像剤はウェブ１１の光導電性表面１６の上にブラ シで散布され、それによってトナー粒子が静電潜像に付着して、顕在化した。ト ナー粒子から成る、転写自在な画像が形成される。現像ステーションは１木ない し２木のけ−ラを備えた磁気ブラシ型のものであっても良い、また１以上に替え て、トナー粒子が静電潜像の電荷と同一極性の電荷を帯びたものとしておき、公 知の逆転現像方法に従って現像を行なうようにすることもできる。

装置ｌＯは更に、コロナ放電式帯電装置２２と共に図示されている転写ステーシ ョン２５を含んでおり、このステーションでは、ウェブ１１上のトナー画像がコ ピー用紙Ｓへ転写される。装置１０はまた、清掃ステーション２８を含み、この ステーションにおいてはウェブ１１の光導電性表面１６の清掃が行なわれ、トナ ー画像の転写が完了した後に残されている残留トナー粒子が除かれる。未定着状 態のトナー画像のコピー用紙Ｓへの転写が行なわれたならば、このコピー用紙は 加熱されている圧力ローラ式融着装置２７へ搬送され、そこで画像がこのコピー 用紙Ｓへ定着される。

第１図に示すように、コピー用紙Ｓは給紙部２３から駆動ローラ２４へ供給され 、続いてこの駆動ローラ２４が、用紙を前進させ、ウェブ１１の上へ、転写ステ ーション２５のトナー画像に重なるように移動させる。

種々のワーク・ステーション１７，１８．２１、及び２５の動作を、それらのス テーションを通過して行くウェブ１１上の画像エリアの移動と協調させるために 、このウェブには、例えばこのウェブの一方の縁部に沿って設けられたパーフォ レーション等の、複数の目印が備えられている。これらのパーフォレーションは ウェブ１１の縁部に沿って等間隔に設けられている。このウェブの移動経路沿い のある定められた位置には、このウェブのパーフォレーションを検出するための 適当な手段２６が配設されている。このパーフォレーションの検出によってＬＣ Ｕ１５へ入力される入力信号が発生され、このＬＣＵ１５はデジタルΦコンピュ ータを、望ましくはマイクロプロセッサを備えるものである。このマイクロプロ セッサにはプログラムが格納されており、このプログラムは、入力信号に応答し て、夫々のワーク・ステーションを順次付勢し、また消勢すると共に、その他の 多くの機械の機能の動作を制御するプログラムである。この装置ｌＯの種々の機 能を制御するための正確なタイミング信号を発生する、付加的なエンコーディン グ手段、ないしはその他のエンコーディング手段が、当業界においては公知の如 く、備えられることもある。

市場で入手可能な多くのマイクロプロセッサの、そのプログラミングの仕方は、 当業界においては周知の通常の技術である０本開示は、当業界における通常の技 量を有するプログラマが、この装置に用いられる１個ないし数個のマイクロプロ セッサのための適切な制御プログラムを作成できるようにすることを目的として 記載されている。その種のプログラムの具体的な細部は、無論、指定されるプロ セッサのアーキテクチャによって異なったものとなる。

第１図及び第２図に関し、プリントヘッド２０には、前述のように、複数の付勢 自在な点状放射源３０が備えられており、それらの放射源は望ましくは発光ダイ オード（ＬＥＤ）であるが、その他の記録デバイス、例えば感熱デバイス、液晶 ディスプレイ素子、それに針電極等が用いられることも予期されている。ＬＥＤ の各々から放射される光を光導電性表面の上に合焦させるために、光学手段２９ が設けられることもある。この光学手段は望ましくは光ファイバ・アレイとし、 光ファイバ・アレイの例としてはセルフォック（Ｓｅｌｆｏｃ）という商品名で 販売されているものがあり、このセルフォックは日本板硝子株式会社によって販 売されているグラディエンド・インデクス拳レンズ−７レイ（ｇｒａｄｉｅｎｔ 　１ｎｄｅｘ　１ｅｎｓａｒｒａｙ）の商標である。この光学手段２９の合焦能 力によって、−列の発光体が、記録媒体上の夫々の横断方向のライン上に結像す ることになる。

第２図に関し、プリントヘッド２０は、一連のＬＥＤチップ３１をその上に載置 した適当な支持部を備えている。それらのチップ３１の各々は１本実施例では６ ４個の、−列に配列されたＬＥＤを含んでいる。これらのチップ３１は更に端部 と端部とを接して一列に配設されており、そして５６個のＬＥＤチップがそのよ うに配設されている場合には、プリントヘッドはウェブ１１の金山に亙って延在 すると共に、３５８４個の一列に並んだＬＥＤを含むことになる。このＬＥＤの 列の各々の側には、５６個の同一の駆動回路チップ４０が配設されている。これ らの駆動回路チップの各々は、３２個のＬＥＤの各々に付随している論理回路を アドレスしてＬＥＤを付勢即ち駆動すべきか否かの制御を行なうための回路を、 含んでいる。従って６４個のＬＥＤを備えた各１個のＬＥＤチップに対しては、 ２個の駆動回路チップ４０が組み合わされている。それらの２個の駆動回路チッ プの各々は、交互に配設されているＬＥＤを駆動するように接続される。従って 一方の駆動回路チップは、６４個のＬＥＤのうちの奇数番目のＬＥＤを駆動し、 他方の駆動回路チップはそれら６４個のＬＥＤのうちの偶数番目のＬＥＤを駆動 することになる。複数個の駆動回路チップ４０は、様々な電気制御信号並びに電 圧を供給している複数本のライン３４〜３７へ並列に接続されている。

ライン３４とライン３５とは１種々の論理デバイス並びに電流駆動回路を作動さ せるための電気エネルギを、それらのデバイスや回路の要求電圧に合わせて供給 している。ライン３２とライン３７は、夫々ライン３４とライン３５のためのア ース・ライン、即ち帰還ラインとして機能している。一連のライン３６ａ、３６ ｂ、及び３６ｃは、クロック信号や、その他の、ＬＥＤへのデータの移動を公知 の手法によって制御するためのパルスを供給している。更にはデータ・ライン３ ３Ａ、３３Ｂ、３３Ｃ１及び３３Ｄが、デジタル・データ即ち画像信号をハイ論 理レベルまたはロー論理レベルのいずれかの形で供給するために備えられている 。駆動回路チップはその各々がデータ入力ポートとデータ出力ポートとを含んで おり、該当するチップとチップとの間でデータをシリアルに転送することができ るようになっている。このようにして互いに連結されている夫々のシフト・レジ スタを備えた複数の駆動回路チップが「シフト・レジスタ・アセンブリッジ」を 構成している。

奇数番目のＬＥＤのためのデータを受取っている複数の駆動回路チップは、シフ ト・レジスタ・アセンブリッジの２つのグループに区分されている。シフ）−レ ジスタ・アセンブリッジの第１のグループは、ライン３３Ａを介してデータをシ リアルに受取っている。駆動回路チップの第２のグループは、ライン３３Ｂを介 してデータを受取っている。同様にして、偶数番目のＬＥＤのためのデータを受 取っている駆動回路チップもシフト・レジスタ・アセンブリッジの２つのグルー プに区分されており、夫々が、ライン３３Ｃとライン３３Ｄとを介してデータを 受取っている。

次に第３図に関し、各駆動回路チップ４０のアーキテクチャは、３２ビツトの双 方向シフト・レジスタ４１を含んでいる。ラインＲ／ＬＢを介して搬送される論 理信号が、このレジスタ内をデータがフロー・ダウンする方向のレジスタを左か ら右へフロー・ダウンするように、このチップがイネーブルされているものとす る。その場合にはデータが、例えばこの駆動回路チップの左隣りの駆動回路チッ プのデータ出力ポートから、或いは、もしこの駆動回路チップ４０がデータの入 力する最初のチップである場合にはＬＣＵから、ライン３３Ｃを通り、この駆動 回路チップの左側のデータ入力ボートを介してシフト・レジスタ４１へ入力する 。データは、このチップのデータ出力ポートから出力されて、この駆動回路チッ プの右隣りの駆動回路チップへ入力される。動作時には、主走査方向に露光され る、即ち記録媒体１１の移動方向に対して横切る方向に露光される画像の各ライ ン毎に。

適切にラスク化されたデータが、４つのシフト・レジスタ・アセンブリッジの各 １つを介して、データ・ソースからシリアルにストリームとして出力され、この 出力動作は、ＬＣＵからライン３６ａを介して供給されるクロック拳パルスの制 御の下に行なわれる。３５８４ビツトのデータ（「１」ないし「０」から成る） が、全ての駆動回路チップのシフト・レジスタに格納されたならば、ライン３６ ｂを介してラッチ信号が送出されることによってこのデータがラッチ会レジスタ ４２内にラッチされ、それにより、シフト・レジスタ４１は次の露光ラインのた めのデータ信号の充填を開始することが可能となる。各々の駆動回路チップの内 部には、シフト・レジスタ４１から並列的に転送されてくるデータを受取るため に、３２個のラッチ・レジスタ４２が備えられている。

各々のラッチ・レジスタは特定の１個のＬＥＤと組み合わされており、互いに隣 接しているラッチ・レジスタは１つおきのＬＥＤと組み合わされている。各ラー 、チ・レジスタにはロジックＡＮＤゲート４３が組み合わされており、このロジ ックＡＮＤゲートは一方の入力端子がそのラッチ拳レジスタの出力端子に接続さ れており、また、その他方の入力端子が、ストローブ中パルス即ちタイミング・ パルスを、ＬＣＵから供給するためのライン３６ｃに接続されている。このスト ローブ−パルスは、記録媒体の位置との関連においてどの時点でＬＥＤをトリガ してオンにするかを決定すると共に、ＬＥＤがオンとされている持続時間をも決 定するものである。いずれのＡＮＤゲートも、その一方の入力端子がこのストロ ーブ・ラインに接続されている。各々のＡＮＤゲートの出力は、定電流駆動回路 ４４の一部を成す論理回路に接続されている。この定電流駆動回路に接続されて いる複数のリード線の中には、同回路内の論理デバイスに接続されている電流供 給ライン並びに接地ライン（夫々３５と３７）、それにＬＥＤへ電流を供給する ための別設の電圧ラインと帰還ライン（夫々３４と３２）が含まれている０以上 の代替構成として、異なった持続時間の幾つかのストローブ信号を用いて、各々 のチップ上のＬＥＤから成るＬＥＤのサブグループの平均光量出力を均一にする ように設定された持続時間に従って、ＬＥＤがオンとなる時間を制御するように することもできる。

次に第４図及び第５図を参照しつつ、プリントヘッド上の駆動回路チップへのデ ータの流れをフォーマツティングするための、ＬＣＵ１５の一部を構成している 回路について説明する。以下に１本のラインのデータを格納する格納動作につい て説明するが、第２のラインのデータに対して作動するための同一構造のもう１ つの回路、ないしはそのような同一構造の回路の均等物を提供する回路も、併せ て備えられているということを理解されたい、従って、１本のラインのデータが 第４図に図示されている回路へ格納されつつある間に、もう１本のラインのデー タは、不図示の方の回路によってプリントヘッド２０上のシフト・レジスターア センブリッジへ送出されており、また、次のラインのデータが図示の回路からプ リントヘッドへ送出されるときには、更にそのまた次のラインのデータが不図示 の方の回路へ格納されているわけである。

各ライン毎に格納されるデータ即ち画像信号は、３５８４ビツトであることを、 再度銘記されたい、データは、コンピュータやドキュメント・イメージ拳スキャ ナ等のデータ・ソース１９によって発生され、ラスク化されたデータのビットの ストリームとして、ＲＩＰ５４から供給される。ここで言っているこのラスク化 データは、コンセキュティフーシーケンシャル・オーダの順となっている。この 大量のビットを格納するための。

一般的に入手可能な最小の単一のメモリ・デバイスは、４ｋＸｌのスタティック ＲＡＭ　（ランダム拳アクセス・メモリ）デバイス５２であり、これは４０９６ 個のメモリ・サイトを含んでいる。従って、３５８４ビツトのメモリをこのデバ イス内に格納した上、更にそれらメモリが、ラッチ−レジスタ５８に以下のよう な動作を行なわせ得るような順番で読み出されるようにしておかなければならな い、即ち、このラッチ・レジスタ５８が、まずデータ・ビット（１７９０，１７ ９１，３５８２゜３５８３）から成る第１組の４個のビットを同時に供給し、続 いて次の組の４個のデータ・ピッ）　（１７８８，１７８９，３５８０，３５８ １）を、続いて次の組の４個のデータ・ビット（１７８６，１７８７，３５７８ ，３５７９）を、以下、最後の組のビット（Ｏｌｌ。

１７９２．１７９３）がプリントヘッド上のシフト・レジスタ・アセンブリッジ へ送られてしまうまで、同様の同時供給を行ない得るようにしておかねばならな い、この要件は、奇数用駆動回路チップと偶数用駆動回路チップとを用いている ことと、奇数用駆動回路チップと偶数用駆動回路チップとのいずれもが１番号の 小さいＬＥＤのための駆動回路チップと番号の大きいＬＥＤのための駆動回路用 チップとにグループ分けされるという方法を用いていることとに、起因するもの である。

この要件を、比較的安価な回路を用いて充足するために１本発明の装置はアップ ／ダウン・カウンタ５３（このカウンタは例えば集積回路のカウンタを複数個連 結したもの等である）と、第１のフリップ会フロップ・レジスタ（ＦＦＩ）と、 第２のフリップ・フロップ・レジスタ（ＦＦ２）とを含んでいる。ＦＦＩ　、カ ウンタ５３゜及びＦＦ２は、第４図中に夫々ＡＯ，Ａ１〜Ａ１０．及びＡｌｌと 記されている出力を送出している。これらの出力は、ＲＡＭ５２内のメモリ位置 のアドレスを指定するために、このＲＡＭ５２へ入力されており、また更に、プ ログラマブル・ロジック・アレイ（ＰＬＡ）５６へも入力されている。このＰＬ Ａの出力は、更なる論理回路５５の出力と協働して、ＦＦＩ　、ＦＦ２　、及び カウンタ５３の同時的状態変化を生起させる。ＰＬＡ及び論理回路の設計は容易 に行なえるものであり、なぜならば、それは本明細書を読了した後には当業者に は容易に想到し得るものだからである。ＲＡＭ５２はラスタ・イメージ・プロセ ッサ（ＲＩＰ）５４からシリアルなデータを受取り、このＲＩＰ５４は、このデ ータのビットと同期したクロック信号を供給することもできるようになっている 。クロックは、例えば１５メガヘルツとすることができる。既に述べたように、 ＲＩＰはこのプリント拳ラインのためのデータ・ビットをコンセキュティブ争シ ーケンシャル・オーダの順で供給しているため、先頭のビットは主走査方向のラ インの開始部に位置しているＯ番目のピクセルを表わしており、また、最後尾の ビットはそのラインの終端部に位置している３５８３番目のピクセルのためのデ ータを表わしている。

更には第６Ａ図にも関して、動作のサイクルは第１番目のクロック−パルスの立 上り端と共に開始され、これがトリガとなってＦＦＩ　、ＦＦ２　、及び全ての カウンタの出力をリセットして論理状態「０」とし、これによって、それらの出 力がＲＡＭ５２の内部のメモリ位置「０」を「指定し」、即ちアドレスする。こ のクロック・パルスの立下り端が出現したならば、論理回路５５からＲＡＭ５２ へ書込みパルスが供給されることによって、このクロック・パルスと組み合わさ れているデータ・ビットがメモリ位置「０」に書込まれる０次のクロック・パル スによって、ＦＦＩの出力は論理状態「１」にセットされるが、しかしながら、 カウンタの出力とＦＦ２の出力とは、ＰＬＡ５６から供給されている抑止信号の ために論理状態「０」のまま保持される。従って、このクロック・パルスと組み 合わされているデータのビットは、ＲＡＭ５２のメモリ位置「１」へ入力される 。このことから判るように、ＦＦＩからの出力ＡＯは、ビットが奇数か偶数かに ついての制御をしている。

次のクロック・パルスの発生時には、カウンタは動作を抑止されておらず、その ためインクリメント・されて「１」を出力する。ラインＡＯ上の出力はこのとき 論理状態「０」となっているため、ＲＡＭはこれをメモリ位置「２」を指定して いるものと「理解」する、そのわけは、ＡＯがＲＡＭ５２の内部のメモリ位置を アドレスするための最小桁ビットを表わしており、しかも、カウンタ５３から出 力されるＡＩがこの最小桁ビットの次に小さい桁のビー２トを表わしているから である。ＡＯ〜Ａｌｌの出力は、この順番で、２進数のアドレスの数字を表わし ている０以上の、データを奇数メモリ位置と偶数メモリ位置とへ格納するための プロシージャは、ＡＯを最小桁ビットとして含めたカウンタ５３の出力によって ｒｌ　７９１Ｊというカウント値が表わされるまで続けて実行される。このカウ ント値が表わされた時点でＰＬＡ５６はＦＦ２に加えていた抑止を解除し、そし て次のクロック・パルスによって、カウンタの出力Ａ１〜ＡＩＯとＦＦＩから出 力されているＡＯとが「０」にリセ−／　）される、従ってＡｌｌだけが論理状 態「１」であるため、ＲＡＭ５２の内部のメモリ位置はｒ２０４８Ｊとなる。

（このメモリ位置は「２Ｋ」と書き表わす方がより便利である。また、Ａｌｌは カウンタの最大桁ビットを表わすものであり、２１１＝２０４８　（１０進数） であることに注意されたい、）従ってデータ・ビー／　）はメモリ位置「２Ｋ」 に書込まれ、このプロセスは更に続行される。［く１７９１個のデータ・ビー／ 　）は、メモリ位置ｒ２に＋ＩＪ　、、、へと書込まれ、メモリ位置「２に＋１ ７９１Ｊまで書込まれる。ＡＯは各クロック・ノくルス毎に変化されているため 、奇数ビットと偶数ビットとがＲＡＭ５２の数字の大きなメモリ位置へ、適切に 配置される。カウンタの出力がラインの最後尾のビットに対応するｒｚＫ＋１７ ９１４に達したならば、ＰＬＡが、このカウンタによるクロック・パルスのカウ ンティングを抑止する。データ即ち画像信号をＲＡＭ５２の内部へ書込んでいる 、動作サイクルのうちのデータ書込み部分は、この時点で完了する。

動作サイクルのうちのデータ読出し部分においては、論理回路５５がカウンタ５ ３に、カウント・アップに替えてカウント・ダウンを行なわせ、また、ＰＬＡ５ ６はＦＦＩ　、ＦＦ２　、及びカウンタに対し、データ書込みに用いられたアド レスの順番とは異なったアドレスの順番が発生されるような方法で抑止を加える 。ＲＡＭへは書込みパルスは供給されず、ＲＡＭから読出されたデータは４−ビ ットのシリアル會シフト・レジスタ５７へ入力され、このシフト・レジスタ５７ は、ラッチ・レジスタ５８と協働して、ＲＡＭ５２とシフト・レジスタ・アセン ブリッジとの間の中間レジスタ手段を形成している。

データのＲＡＭへの書込みとＲＡＭからの読出しとは同一速度の高速クロック速 度で行なわれており、これによって、ＲＡＭ５２に作用を及ぼす回路が簡明化さ れていることに注意されたい。先行するラインから得られたデータが、ＲＡＭ５ ２からのデータの読出しが開始される以前に、レジスタ５８から読出されてしま うようにするために、幾つかのクロック・サイクルが発生される。

先行するラインのデータは、そのフォーマツティングについては、既に述べたよ うに、上で説明したものと同様の別の回路を用いて実行完了されているのである が、しかしながら中間レジスタについては、図示されているフォーマツティング 回路との間でそれを共用しているのである。データ読出しのための最初のクロッ ク拳パルスが発生すると、ＡＯとＡｌｌとの双方は論理状態「０」にリセットさ れ、一方、抑止された状態にあるカウンタの出力はその最後の値に保持され、従 ってこの時点におけるメモリ・アドレスは必ずｒ１７９０Ｊである。メモリ位置 ｒｘ　７９０Ｊに格納されているデータ・ビットは、このとき、これも同様にク ロック制御されているシフト・レジスタ５７へと出力される０次のクロック舎パ ルスの発生時に、ＦＦＩの出力ラインＡＯが論理状態ｒｌＪに変化し、従ってア ドレス・ラインＡＯ〜Ａｌｌによっテ指定されるアドレスはｒ１７９１Ｊ　とな る、このとき、このメモリ位置に格納されているデータ・ビットがシフト・レジ スタへ出力される０次のクロック・パルスの発生時には、ＡＯは論理状態「０」 に、またＡｌｌは論理状態「１」に夫々変化しくなぜならば、ＲＡＭが読出しモ ードにあるときには、ＰＬＡがＦＦ２に対して作用してこのＦＦ２が２つ目のク ロック・パルス毎にその状態を変化するように、プログラムされているからであ る）、従ってメモリ位置ｒ２に＋　１７９０Ｊのデータ・ビットがシフト・レジ スタへ出力される０次のクロック・パルスの発生時には、ＡＯは論理状態ｒ１１ ．Ａ１１も論理状態ｒｌＪであり、従ってメモリ位置ｒ２に＋　１７９１Ｊがア ドレスされる０次のクロック・パルスが発生すると、ＰＬＡはカウンタに加えて いた抑止を解除してこのカウンタが「１」だけデクリメントできるようにし、そ れにより、ＡＯを含めたこのカウンタのカウント出力がメモリ位置ｒ１７８８Ｊ を指定することになる（ＡＯとＡｌｌは双方共にｒＯＪである）、ＲＡＭ５２か らの読出しが続行されている間、カウンタ５３は４回のクロック・サイクル毎に そのうちの３回はＰＬＡによって抑止された状態にあることに注意されたい０以 上が実行されている間、４−ビットのレジスタ５７の中のデータはラッチ・レジ スタ５８へ並列的にシフトして送出されており、このシフトは４番目毎のクロッ ク・パルスに対応するラッチ信号に応答して行なわれる。従って、カウンタ５３ に対しては４番目のクロック・パルス毎にデクリメントするように抑止が加えら れていることから、このカウンタは、夫々が偶数−低域、奇数−低域、偶数−高 域、及び奇数−高域、として識別することのできる四分割領域における。４ケ所 の最高位のメモリ位置に残っているデータｅビットを、シリアル・レジスタ５７ の内部ヘシフトさせるのである。

ラッ千〇レジスタ５８から４個づつまとめてシフトして送出されるビットは、次 いでプリントヘッド上の該当するシフト・レジスタへと分配される。従って、プ リントヘッド上のシフト・レジスタのシフト速度はＲＩＦのクロック速度の４分 の１であるにもかかわらず、データのプリントヘッドへの転送は、ＲＩＰから出 力されるデータの出力速度と同一の、高速のデータ速度で行なわれている。

従って、第０番目のビクセルから第３５８３番目のピクセルまでのデータ参ビッ トのストリームをコンセキュティブ・シーケンシャル・オーダの順で表わしてい るデータ争ビットのシリアルなストリームが、比較的安価な回路によりフォーマ ットを変更された上、（１７９０，１７９１，３５８２，３５８３）のビットを 表わす４個のデータ・ビットのグループとしてプリントヘッドへ出力され、更に 、（１７８８，１７８９，３５８０，３５８１）のビットを表わすデータ・ビッ トのグループ、（１７８６，１７８７，３５７８，３５７９）のビットを表わす データ争ビットのグループと続き、以下、（０，１，１７９２，１７９３）のビ ットを表わすデータ・ビット・グループまで、プリントヘッドへ出力される。

本明細書において説明された。ライン・バッファ・メモリをアドレスするための アドレス・コントロール回路は、幾つかのフリップ・フロップ、カウンタ集積回 路。

論理デバイス、並びにプログラマブル・ロジック・アレイを備えたものであり、 このアドレス・コントロール回路は同期作動式のステート・マシンであると見な すことができる。ステート・マシンは、メモリ・アドレス信号をデータ読出しの ために、書込みのための順番とは異なった順番で発生させる０本明細書に記載さ れている基本的な概念を用いることによって、シリアルなデータの再編成を行な うための回路を、実質的に任意の個数、任意の長さ、そして任意の構成のシフト ・レジスタ・アセンブリッジを備えたプリントヘッドに適合するように設計する ことができよう０本発明の説明にあたっては、１個のメモリ・チップを使用して ライン１本分の全てのデータ即ち画像信号を格納するものを説明したが、例えば Ｍ個のビットから成るライン１本分のデータを格納するために数個のメモリΦチ ップをまとめて使用するということも、メモリ・チップの個数Ｎが、それらのメ モリ・チップがデータを分配しているシフト・レジスタ・アセンブリッジの個数 より少なければ、可能であることが理解されよう。

本発明を特にその好適実施例について詳細に説明したが１本発明の概念と範囲の 内部において、変更並びに改変を加え得ることが理解されよう。

ＦＩＧ、　１ 徒セ才（Ｐ 国際調査報告 ＳＡ　２３２０８

Claims (1)

1. 【特許請求の範囲】 １．画像記録装置であって、 メモリ手段（５２）を備え、該メモリ手段は１個ないし複数個の、ただし第１の 所定の複数Ｎよりは少ない個数の集積回路メモリ・チップを含み、該メモリ・チ ップは少なくとも第２の所定の複数Ｍに等しい箇所数のメモリ・サイトを有して おり、該メモリ・サイトは前記装置によってプリントされるべきライン１本分の 全ての画像信号を、該チップの内部にバッファ・メモリとして格納するためのメ モリ・サイトであり、 画像信号を、コンセキュティブ・シーケンシャル・オーダで、前記メモリ手段ヘ シリアルに書込むための手段（５４、５３、ＦＦ１、ＦＦ２）を備え、記録手段 （３０）を備え、該記録手段は前記第２の所定数に等しい個数の記録素子と、記 録媒体上に画像をライン単位で記録するために該記録素子を付勢するための駆動 手段（４４）とを有し、 シフト・レジスタ・アセンブリッジ手段（４１）を備え、該シフト・レジスタ・ アセンブリッジ手段は前記第１の所定数に等しい個数のシフト・レジスタ・アセ ンブリッジを有し、該シフト・レジスタ・アセンブリッジの各々は、該シフト・ レジスタ・アセンブリッジの各々ヘシリアルに入力される画像信号を格納すると 共に、該画像信号を前記騒動手段（４４）ヘパラレルに出力するためのものであ り、 前記シフト・レジスタ・アセンブリッジの各々へ、画像信号をシフトするための 中間レジスタ手段（５７、５８）を備え、且つ、 前記メモリ手段から画像信号を抽出し、その画像信号を前記中間レジスタ手段へ 供給するための、抽出手段（５３、ＦＦ１、ＦＦ２、５５、５６）を備える、画 像記録装置。 ２．前記抽出手段が更に、前記メモリ手段から画像信号をノン・コンセキュティ ブ・シーケンシャル・オーダでシリアルに出力するための手段を備えていること を特徴とする、請求項１記載の装置。 ３．前記中間レジスタ手段（５７、５８）が、前記メモリ手段（５２）に接続さ れた、該メモリ手段からノン・コンセキュティブ・シーケンシャル・オーダでシ リアルに出力される画像信号を受取るためのシフト・レジスタ手段（５７）と、 該シフト・レジスタ手段（５７）に接続された、該シフト・レジスタ手段から情 報信号をパラレルに受取るためのラッチ・レジスタ手段（５８）とを含むことを 特徴とする、請求項２記載の装置。 ４．クロック信号を供給するための手段（５４）と、該クロック信号に応答して カウンタのカウント状態を所定の順序で変化させるためのカウンタ手段（５３） とを含み、該カウンタ手段は、該カウンタ手段のカウント状態を表わす複数の出 力ライン（Ａ１、Ａ１０）を有し、該出カラインが、前記メモリ・チップの内部 のメモリ・サイトのアドレスの少なくとも一部分を所定の順番で指定するべく、 前記メモリ手段（５２）に接続されている、請求項１、２または３記載の装置。 ５．補完的アドレス・レジスタ手段（ＦＦ１、ＦＦ２）を含み、該補完的アドレ ス・レジスタ手段は、前記クロック信号に応答すると共に、前記カウンタ手段（ ５３）の一部を形成することなく前記メモリ・サイトのアドレスの残余の部分を 補完するためのものである、請求項４記載の装置。 ６．前記補完的アドレス・レジスタ手段（ＦＦ１、ＦＦ２）が、アドレスの最小 桁ビットを表わすアドレス部分を発生して、奇数アドレスと偶数アドレスとを時 間的に交互に指定することを特徴とする、請求項５記載の装置。 ７．前記補完的アドレス・レジスタ手段（ＦＦ１、ＦＦ２）が、アドレスの最大 桁ビットを表わすアドレス部分を発生し、且つ、このアドレス・レジスタ手段の 出力が、異なったシフト・レジスタ・アセンブリッジ（４１）のいずれが夫々の 画像信号を受取るべきかを、決定することを特徴とする、請求項６記載の装置。 ８．更に、前記カウンタ手段（５３）をアップ・カウンティングとダウン・カウ ンティングのための夫々のモードにするための手段（５６）を含み、更に、カウ ント・アップ・モードの間は前記カウンタ手段（５３）と前記補完的アドレス・ レジスタ手段（ＦＦ１、ＦＦ２）とによって指定されているアドレスが画像信号 のラインのある中間の点のビットと一致するまでは、前記補完的アドレス・レジ スタ手段（ＦＦ１、ＦＦ２）の出力ライン上の出力の変化を抑止するための手段 （５６）を含む、請求項７記載の装置。 ９．更に、カウント・ダウン・モードの間は、２番目毎のクロック．パルスによ るものを除いて、前記補完的アドレス・レジスタ手段（ＦＦ１、ＦＦ２）の前記 ライン上の出力の変化を抑止するための手段（５６）を含む、請求項８記載の装 置。 １０．前記メモリ手段（５２）が単一の集積回路メモリ・チップから成り、該単 一チップが、該単一チップ内にライン１本分の全ての画像信号を格納するために 、該単一チップの内部に包含されている前記第２の所定数に等しい箇所数のメモ リ・サイトを有していることを特徴とする、請求項１記載の装置。 １１．前記メモリ手段へのデータの書込みと該メモリ手段からのデータの読出し とを制御するためのクロック手段（５４）を含み、更に、前記抽出手段（５３、 ＦＦ１、ＦＦ２、５５、５６）が、該メモリ手段へデータが書込まれる速度と同 一の速度で、該メモリ手段からデータを抽出することを特徴とする、請求項１ま たは１０記載の装置。 １２．前記前記抽出手段（５３、ＦＦ１、ＦＦ２、５５、５６）が、前記メモリ 手段（５２）からの画像信号を、該メモリ手段（５２）からＮ個の連続したビッ トの信号が出力される毎に１回づつ、特定のシフト・レジスタ・アセンブリッジ （４１）のために出力することを特徴とする、請求項２記載の装置。 １３．画像記録装置であって、 メモリ手段（５２）を備え、該メモリ手段は単一の集積回路メモリ・チップから 成り、該メモリ・チップは少なくとも第１の所定の複数に等しい箇所数のメモリ ・サイトを有しており、該メモリ・サイトは２つ以上のシフト・レジスタ・アセ ンブリッジ（４１）に格納されるべき画像信号を表わす画像信号を、該チップの 内部にバッファ・メモリとして格納するためのメモリ・サイトであり、 画像信号を、前記メモリ・チップ内に格納するために、前記メモリ手段へ、シリ アルに供給するための手段（５４）を備え、 記録手段を備え、該記録手段は、ライン形状に配列された前記第１の所定数に等 しい個数の記録素子（３０）と、画像信号に従って記録部材（１６）上に画像を ライン単位で記録するために該記録素子を付勢するための駆動手段（４４）とを 有し、 第２の所定の複数に等しい個数のシフト・レジスタ・アセンブリッジ（４１）を 含む手段を備え、該シフト・レジスタ・アセンブリッジの各々は、該シフト・レ ジスタ・アセンブリッジの各々ヘシリアルに入力される画像信号を格納すると共 に、該画像信号を前記駆動手段へパラレルに出力するためのものであり、 前記シフト・レジスタ・アセンブリッジ（４１）の各々へ、パラレルに画像信号 をシフトするための中間レジスタ手段（５７、５８）を備え、且つ、抽出手段（ ５３、ＦＦ１、ＦＦ２、５５、５６）を備え、該抽出手段は、前記メモリ・チッ プから画像信号を抽出して、その画像信号を前記中間レジスタ手段へ供給し、そ の供給の直後に前記所定複数個のシフト・レジスタ・アセンブリッジへの出力が 行なわれる、画像記録装置。 １４．前記抽出手段が更に、前記メモリ手段から画像信号をノン・コンセキュテ ィブ・シーケンシャル・オーダでシリアルに出力するための手段を備えているこ とを特徴とする、請求項１３記載の装置。 １５．前記中間レジスタ手段（５７、５８）が、前記メモリ手段（５２）に接続 された、該メモリ手段からノン・コンセキュティブ・シーケンシャル・オーダで シリアルに抽出される画像信号を受取るためのシフト・レジスタ手段（５７）を 含み、且つ、該シフト・レジスタ手段（５７）が、ラッチ・レジスタ手段（５８ ）へ情報信号をパラレルにシフトすべく、該ラッチ・レジスタ手段（５８）に接 続されていることを特徴とする、請求項１４記載の装置。