JPH01503734A - プログラム可能なバブルメモリ付き試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 プログラム可能なバブルメモリ付き試験装置発明の背景 本発明は、電子試験機器の分野に関し、そしてさらに詳細には、種々の電子ユニ ットを自動的に試験するプログラム可能な試験装置に関する。

アナログ回路、ディジタル回路及びハイブリッド回路から成る複雑な電子機器の 市場への参入に伴い、このような装置を自動的に試験できる移動試験装置の市場 もまた拡大してきた。移動試験装置の需要は、被試験機器の多くがそれら自身移 動可能であることを認識すると、たとえば、ひじょうにひんばんに移動され異な る場所に配置されるか、あるいは航空機の場合におけるような作業環境の一部で ある場合に、さらに強まる。

あらかじめ選択された、印加された誘発信号に対する試験されるユニット（以下 文中、試験下ユニット）の応答を測定する多くのシステムが、当技術において公 知である。公知のシステムの第１の目的は、試験下ユニットが動作しているか、 あるいはあらかじめ定めた性能仕様にしたがって動作可能であるかどうかを決定 することであった。この型式の公知のシステムの重大な欠点の１つは、はとんど すべて、それらが配線によるものであり且つ特に一つのみ又はほとんどわずかな 同様な機能の試験下ユニットにのみを試験するように構成されていることである 。したがって、多数の関連のない試験下ユニットが試験されなければならない場 合、そのような高価なシステムの比較的多くの在庫を維持することが必要であっ た。

公知のシステムのいくつかに固有のこの問題を解決しようとする一つの躬決策が 、アメリカ合衆国特許第３．７１３４．９９５号に記載されている。しかし、こ の開示されたシステムは、いくつかの限定およびそれらに関連した欠点ををして いる。特に、その価格および大きさが、多くの業界における費用効果の適用を妨 げている。さらにまた、試験下ユニットを試験装置に適合するには、大きな、ひ じょうに複雑な、高価なインターフェースデバイスを必要とする。　所望の自動 試験装置は、いくっがの重要な特質を有している。特に、それは簡単、低価格、 アナログ−ハイブリッド−ディジタルモジュールの速やかな良／不良の識別が可 能であり、試験下ユニットに簡単なインターフェースを提供し、アトラス（ＡＴ ＬＡＳ）のようなハイレベル語でプログラム可能であり、且つ試験パラメータの オンラインの変更を備えていなければならない。

これらの特質を有する試験装置が、本彼譲渡人に譲渡されたアメリカ合衆国特許 第７４８．８５３号に開示されている。この先行技術の試験装置は本質的には、 マイクロコンピュータを基にした試験ステーション、１組の試験計器および試験 プログラムインターフェースが組込まれている。さらに詳細には、メモリは、被 試験ユニットの動作を試験する試験プログラムを記憶するために設けられていた 。マイクロコンピュータが記憶された試験プログラムを実施する。プログラム可 能な誘発信号発生器が、被試験ユニットに接続されており、そしてプログラム可 能な応答測定装置が同様に、被試験ユニットに接続されていた。プログラム可能 なスイッチング手段が、選択的に誘発信号発生器および応答測定手段に接続され 、試験結果を目で見るために表示装置が設けられていた。

発明の詳細な説明 本発明は、前述のアメリカ合衆国特許第７４８．８５３号に開示された試験機器 に関する改良である。その先行技術と同様に、本発明の改良は、マイクロコンピ ュータを基にした試験ステーション、１組の試験計器および試験プログラムイン ターフェースが組込まれている。本発明の主たる改良は、試験プログラムを記憶 するバブルメモリプラグ−インモジュールの包合である。さらに詳細には、試験 されるユニットの各型式に対する試験プログラムが、先行の試験装置の場合にお けるような、システムのメモリ構成部分の配線変更の必要がなく、ひじょうに容 品な試験プログラム変更を提供する別々のバブルメモリカートリッジに記憶でき る。

本発明のさらに他の重要な改良は、別々のリレー計器スイッチカードにリレーを 取付ける代りに、計器自身内にアナログデバイス選択リレーを組込んでいること である。アナログデバイス内へのスイッチングリレーの運動が、アナログデバイ スと先行の試験計器の計器スイッチカードとの間の多重配線の必要を回避する。

そのため、計器の信頼性が増し、より低い製造価格を実現する。本発明における アナログデバイスとインターフェースとの間の信号通信は、アナログスイッチン グバスを経て可能となる。

本発明の上記の目的および利点は、添付図面を用いて考察すれば、より明らかに 理解される。

図面の簡単な説明 第ユＡ図は、本発明によるプログラム可能な試験装置の第１セクシヨンの機能ブ ロック図である。

第１Ｂ図は、本発明によるプログラム可能な試験装置の第２セクシヨンの機能ブ ロック図である；第２Ａ図は、プログラム可能なマイクロコンビエータの機能ブ ロック図である； 第２Ｂ図は、マイクロコンピュータのリレー制御部分をより詳細に図示している ； 第３図は、プログラム可能な精密電圧源の機能ブロック図である； 第４図は、プログラム可能な機能発生器の機能ブロック図である； ツク図である： 第６図は、プログラム可能なカウンタ／タイマーの機能ブロック図である； 第７図は、プログラム可能なディジタルマルティメータの機能ブロック図である ； 第８図は、プログラム可能なスマートスイッチの機能ブロック図である； 第９図は、プログラム可能なディジタル信号発生器の機能ブロック図である。

発明の詳細な説明 第１Ａ図および第１Ｂ図には、本発明によるプログラム可能な試験装置のブロッ ク図が示されている。示されているように、試験装置は多数の機能ユニットから 構成されており、それらの各々を以下に説明する。

インテル（Ｉｎｔｅｌ）ｉＳＢＣ８６／３５のようなマイクロコンピュータ２は 、必要な不揮発性（ＥＰＲＯＭ／ＲＯＭ）および揮発性（ＲＡＭ）メモリを含む 。ＲＡＭは機能領域に分けられている。ＲＡＭの第１の領域は、試験実施プログ ラムがバブルメモリから読出される際それを保持するために確保される。試験実 施プログラムは、試験装置取扱者と、アトラス（ＡＴＬＡＳ）試験プログラムの 中間コード化のためのインタープリタ−とから構成されており、アトラス試験プ ログラムは、軍隊によって広く使用されている。

ＲＡＭの第２の領域は、試験プログラムがバブルメモリ１４（第１Ａ図参照）か ら読出されるとき、試験プログラムのＩＣ形式を保持するために確保される。Ｒ ＡＭの他の残りの部分は、スクラッチパッド、割り込みアドレス、スタック等に 使用される。ＥＰＲＯＭ／ＲＯＭは、モニタ、自己試験プログラム、割り込み操 作ルーチン、バブルメモリ１４からＲＡＭに試験実施プログラムおよびＩＣ試験 プログラムを読み出すプログラムを含む。他の記憶されたプログラムは、ターミ ナル１２およびプリンター１３上の文字数字式／グラフ４フ２表示を制御するプ ログラムおよびターミナル１２を読出し且つそのキーボードは書込むプログラム を含む。バブルメモリ１４、ターミナル１２、およびプリンター１３は、第１Ａ 図に示されるようにマイクロコンピュータ２に接続されている。試験装置取扱者 は、インタープリタ−からパラメータおよびコマンドを受取り、そしてパラメー タおよびコマンドを計器に送る。試験装置取扱者は、また計器からの情報をふた たび読出し、その情報を試験プログラムに使用するためにマイクロコンピュータ ２に送りもどす。

計器と不揮発性メモリ１との間の相互通信は、たとえば、インテルマルチパス（ Ｉｎｔｅｌ　Ｍｕｌｔｉｂｕｓ）より成るシステムバス２５を経て行なわれる。

プログラム可能なマイクロコンピュータ３の機能ブロック図およびそのリレー制 御部分のブロック図が、それぞれ第２Ａ図および第２Ｂ図に示されている。マイ クロコンピュータは、いくつかの機能を行なう。特に、このマイクロコンピュー タは、バブルメモリ１４とシステムバス２５との間にインターフェースを備えて いる。これは、バブルメモリ１４からマイクロプロセッサ２のＲＡＭ内への試験 プログラムのローディングを使用可能にする。マイクロコンピュータ２は、スイ ッチング回路計器ドライバーがスマートスイッチに送るパラメータ情報からスマ ートスイッチ１１（およびその後、コネクタ２６の適切なピン）の適切なターミ ナルに計器を接続するために閉じる、計器４乃至８の適切なリレー通路を決定す るのに必要なプログラムを含む。その基本的動作の詳細が、「多重マトリックス スイッチングシステム」と題する、ドナルドジエイアイバースおよびエデージエ イコバックスに対して１９８１年１１月１０日に付与され、そして本発明の被譲 渡人に譲渡されたアメリカ合衆国特許第４．３００，２０７号に記載されている 。その開示は、参照指示により、本願に含まれる。しかし、この特許とは異なり 、本発明は、別の個々に接続する代りに、各々の計器ハウジング内に計器カード リレーを含む。

従来技術のプログラム可能な誘発信号サブシステムは、１またはそれ以上の次の ユニットを含む。それらは、（ａ）プログラム可能な電圧源４、（ｂ）プログラ ム可能な機能発生器５、および（Ｃ）プログラム可能なパルス発生器である。こ れらのユニットが試験中のユニットに所望の誘発信号を与える。プログラム可能 な精密電圧源４の機能ブロック図が第３図に示されている。プログラム可能な精 密電圧源は、３つの精密電圧源と、８つのＳ　ＰＤＴユーザーリレーとを含む、 一つの精密電圧源４Ａが、アナログスイッチングバスに接続されており、一方残 りの２つの精密電源４Ｂおよび４Ｃが、直接ＩＤインターフェースコネクタ２６ に導かれている。８つのリレーの各々のＮ、Ｏ，（常時開）、Ｎ、Ｃ，（常時閉 ）および共通端子がＩＤインターフェースコネクタ２６に設けられている。３つ の精密直流電圧源および８つのユーザーリレーはすべてプログラム制御下にあり 且つ互に独立している。その計器ドライバーから、この計器までのコマンドがシ ステムバス２５を経て送られる。

従来技術のプログラム可能な機能発生器５の機能ブロック図が、第４図に示され ている。プログラム可能な機能発生器は、三角波、正弦波、可変振幅出力からの パルス信号およびＴＴＬ出力からのＴＴＬ両立信号を含む種々の試験下ユニツト 試験誘発信号を与える。プログラム可能な機能発生器は、トリガ出力信号を供給 し且つ外部源から同期されることができる。振幅、周波数、同期源の選択および 出力機能（即ち、三角波、正弦波、パルス信号）はすべてプログラム制御下にあ る。パラメータおよびコマンドは、計器ドライバーからシステムバス２５を経て プログラム可能な機能発生器に送られる。

従来技術のプログラム可能なパルス発生器６の機能ブロック図が第５図に示され ている。プログラム可能なパルス発生器はまた、種々の試験下ユニツト試験誘発 信号を供給する。それは２つの主出力を有しており、一方は振幅が可変であり、 他方は微分子ＴＬ両立出力である。

２つの出力の遅延時間、オン時間、オフ時間は、プログラム可能である。そして 可変出力の振幅は、プログラム可能である。プログラム可能なパルス発生器は、 プログラム制御の下で外部クロックから動かすことができる。

それはまた３つの制御信号を有している：ゲートおよびプログラム制御の下で選 択されることができる同期入力、並びにトリガ出力である。パラメータおよびコ マンドは、計器ドライバからシステムバス２５を経てプログラム可能なパルス発 生器に送られる。

従来技術のプログラム可能す応答測定サブシステムは、（ａ）プログラム可能な カウンタ／タイマー７、と（ｂ）試験下ユニットの特定の出力パラメータを測定 するプログラム可能なゲイジタルマルティメーター８のいづれかまたは両方を含 む。従来技術のプログラム可能なカウンタ／タイマー７の機能ブロック図が第６ 図に示されている。

その動作詳細が、アルバートエースターおよびジョーンエムワイクに対して１９ ８５年３月２６日に付与された「プログラム可能な信号分析器」という本発明の 被譲渡人に譲渡されたアメリカ合衆国特許第４．５０７．７４０号に記載されて おり、その開示は、参照指示により本願に含まれている。プログラム可能なカウ ンタ／タイマーが、特定の試験下ユニツト出力パラメータを測定する。それは２ つの入力、ＣＨｌとＣＨ２を有している。ＣＨＩは周波数、カウントおよびパル ス幅を測定するのに使用される。ＣＨＩおよびＣＨ２は、２つの事象の間の時間 インターバルを測定するために共に使用される。作動モード（すなわち周波数、 カウント、パルス幅、時間インターバル範囲、および入力限界レベルがすべてプ ログラム可能である）。パラメータおよびコマンドが、プログラム可能なカウン タ／タイマーに送られ、そしてデータがプログラム可能なカウンタ／タイマーか らその計器ドライバーにシステムバス２５を経てふたたび読出される。

従来技術のプログラム可能なディジタルマルチメーター８のブロック図が第７図 に示されている。その動作詳細が、スターおよびワイクの前述の特許に記載され ている。プログラム可能なディジタルマルチメーターはまた、特定の試験下ユニ ツト出力パラメータを測定する。それは直流電圧、交流電圧および抵抗値を１１ Ｆ＋定できる。そして各々のモード内の範囲がすべてプログラム可能である。

パラメータおよびコマンドが、プログラム可能なディジタルマルチメーターに送 られ、そしてデータがディジタルマルチメーターからその計器ドライバーにシス テムバス２５を経て送られる。

プログラム可能なＩ１０スマートスイッチ１１のブロック図が第８図に示されて いる。個々の計器上のリレーと共にスマートスイッチは、多重マトリクススイッ チングシステムの等価物である。その作動の詳細は、アイバースおよびコバック スの前述のアメリカ合衆国特許に記載されているのと類似している。プログラム 可能なＩ１０スマートスイッチは、それにラッチ、リレードライバー、およびア ナログスイッチを、ＩＤインターフェースコネクタ２６に行く同軸Ｉ１０ライン に接続するリレーが取付けられている。リレーコマンドおよびステータス信号が 、システムバス２５を経て、プログラム可能なスマートスイッチとステータス信 号との間に送られる。

ビデオターミナル１２は、少くとも２つの基本モード、（１）アトラスのプログ ラマ−の制御の下において、そして（２）実施プログラムの制御の下において作 動する。アトラスのプログラマ−の制御の下で動作するとき、そのプログラマ− は、特定の試験プログラムを使用してオペレータを助けようとする際、ターミナ ル１２を使用できる。プログラマ−は、たとえば、ディジタルマルチメーターの 読取りの値を表示でき、あるいは、オペレータに、調整が試験下ユニットで行な われなければならないことを知らせることができる。実施プログラム制御下で動 作しているとき、実施プログラムは、特定のアトラス試験プログラム以外の事項 に関してオペレータに情報を送るためにターミナル１２を使用する。たとえば、 オペレータは、自己試験の結果を知らされ且つアトラスプログラム開始まえにＩ Ｄおよび試験下ユニットを取付けるきっかけを与えられる。

プログラム可能なディジタル信号発生器／受信器１５のブロック図が、第９図に 示されている。プログラム可能なディジタル信号発生器／受信器は、たとえば、 各々８ラインの４グループに配置された３２のディジタル信号ラインを含むこと ができる。各々のグループは、出力グループまたは入力グループとして独立して プログラムされることができる。コマンドおよびデータは、システムバス２５を 経てプログラム可能なディジタル信号発生器／受信器と、その計器ドライバーと の間に送られる。

プログラム可能なディジタル信号発生器／受信器の入力および出力は、ＴＴＬと 両立する。

以上の構成で理解できるように、プログラム可能な試験装置は、多数のプログラ ム可能な直流電源装置１６、典型的には八つを含み、それらは電力を試験下ユニ ットに供給するのに使用される。電源装置１６は、高電力出力を供給するために 出力バッファー増幅器を有する以外、第３図の精密電圧源に類似している。これ らの電源装置は、アトラス試験プログラムを用いて自動的にプログラムされる。

たとえば、ＬＨリサーチスタイルＭＭＬ４７電源装置のような標準電源装置１９ が、試験装置回路の直流電力を供給するのに使用され、そして、必要があれば、 ＩＤの回路に使用される、電源装置は、いくつかの出力直流電圧を有する。

たとえば、ＭＳ２７４０１−１のような切換リレー２０が、試験下ユニットへの 交流および直流電力を切換える。交流電力は、プログラム制御の下で切換えられ る。

直流電力もまたプログラム制御下にあるが、すべての試験下ユニツト供給電圧が 、許容範囲内に達するまでは切換えは行なわれない。

標準フィルタ２３が、試験装置と試験装置使用者の交流入力電力系統との間の結 合に起因するノイズを減少するのに使用される。標準な結合回路であるブレーカ オン／オフスイッチ２４が、試験装置の前部パネル上に設けられている。ＩＤイ ンターフェースコネクタ２６は、試験装置の水平面上のウェル（ｗｅｌｌ）と、 そのウェル（ｗｅｌｌ）底部の無挿入力コネクタとから成っている。

典型的なＩＤが、ウェル（ｗｅｌｌ）底部のコネクタに差し込まれる。ＩＤは、 それが接続されなければならない特定の信号に合わせて適合コネクタを利用する 。一つのインターフェースデバイス（ＩＤ）は、コネクタ、配線を経て、電気的 ／機械的インターフェースを供給し、そしてさらに、必要があれば信号変換用の 回路を構成する余地可能な差込型アダプタである。ＩＤは、プログラム可能な試 験装置の一部分ではないが、その試験装置に差込むことができる。

一つのＩＤは、下記の方法でつくられる。

（１）特定の試験下ユニットの構成図および試験下ユニツトコネクタに関する仕 様を得る； （２）試験下ユニットの適合コネクタをＩＤに取付ける；（３）試験装置インタ ーフェース図面を得る；（４）特殊なインターフェース回路（必要があれば）の 試験要件および必要性を決定するために試験下ユニットを分析する； （５）試験下ユニットの試験プログラムをＤＯＤ標準試験語アトラスに書込む； （６）バブルメモリが、アトラス試験プログラムのＩＣ版を保持する。試験プロ グラムは、初めに試験プログラマ−によってアトラスに書込まれる。それは次に 中間コード（ＩＣ）に編集され且つ変換されて、それからバブルメモリ内にロー ドされる； （７）このときＩＣプログラムが、１またはそれ以上のバブルメモリカセット内 にロードされる。そのようなカセットの使用によって、各々の試験プログラムは 、別々のカセットで動作可能にすることができる。

第１Ａ図および第１Ｂ図に示されたプログラム可能な試験装置の動作は下記の通 りである。試験装置のオンに続いて直ちに、試験装置の動作はマイクロコンピュ ータ２の制御下になる。試験装置をオンにすると、マイクロコンピュータ２が、 その不揮発性メモリに記憶されているモニタプログラムの実行を開始する。この プログラムが、試験装置ハードウェアを作動させ、すぐにオペレータにより、バ ブルカセットメモリから試験実施プログラムをロードする。実施プログラムは、 試験装置が適正に動作するかを確認するために信頼性試験を自動的に行なう。

実施プログラムは、故障が試験装置内にあるかどうか、および疑いのあるサブシ ステムが記録されているかをターミナル１２を経てオペレータに通知するように 、書かれている。試験装置が適正に動作していれば、実施プログラムは、ターミ ナル１２によってオペレータへ、正しい試験下ユニットを挿入してからシステム を作動しなければならないことを指示する。作動すると、実施プログラムは、マ イクロコンピュータ２に、バブルメモリ１４からの試験プログラムのＩＣ形式を 読出させて、それをマイクロコンピュータ２のメモリ内にロードさせる。ロード 動作が終ると、実施プログラムは、ターミナル１２によって、試験プログラムか ら供給されたデータを用いて試験下ユニットの名称を表示する。

実施プログラムは、つぎにターミナル１２により直ちにオペレータに続行させ、 （ＩＣ形式の）アトラス試験プログラムが試験を行なうようにマイクロコンピュ ータ２に指示する。

試験装置それ自体は、電源装置のプログラミングを含操作を必要としないかぎり 、試験は終了まで自動的に行なわれる。好ましい実施態様の上記の説明は、請求 の範囲に規定されている本発明の範囲を限定するものでないことは明らかである 。

７７−ログスイフチノグ ｑ　アナログスイッチングバス インタフェースコネクタ２Ｇへ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．ａ）試験下ユニットを試験機器に適合するように構成されたインターフェー ス手段を収容する接続手段（２６）であって、バブルメモリ手段（１４）と協働 しており、前記バブルメモリ手段（１４）がハイレベル語で書かれ且つ前記試験 下ユニットの動作を選択的に試験するための解釈コード形式に変換された複数の 試験プログラムを記憶しているような接続手段（２６）と；ｂ）システムバス手 段（２５）と； ｃ）前記システムバス手段（２５）に作動的に接続されており且つ各々の試験プ ログラムを実施する手段を含むマイクロコンピュータ手段（２）と；ｄ）前記シ ステムバス手段（２５）に作動的に接続された前記マイクロコンピュータ手段と 協働し且つ解釈コード形式試験プログラムを変換するための変換プログラムを記 憶する手段を含むメモリ手段と；ｅ）前記システムバス手段（２５）を経て前記 マイクロコンピュータ手段（２）に作動的に接続されたプログラム可能な誘発信 号発生手段（５）と；ｆ）前記システムバス手段（２５）を経て前記コンピュー タ手段（２）に作動的に接続されたプログラム可能な応答測定手段（８）と； ｇ）誘発信号発生および応答測定手段内に含まれており、前記誘発信号発生手段 （５）および前記応答測定手段（８）を前記インターフェース手段（２６）を経 て前記試験下ユニットに選択的に接続するスイッチング手段（１１）であって、 スイッチング制御バス手段を経て前記マイクロプロセッサ制御手段に応答し且つ 作動的に接続された前記スイッチング手段と； ｈ）前記システムバス手段を経て前記コンピュータ手段を作動的に接続され且つ 前記インターフェース手段を経て前記試験下ユニットと直接データ通信を行なう 手段を含むプログラム可能なディジタル信号発生手段（１５）と； ｉ）前記マイクロコンピュータ手段（２）に作動的に接続され前記試験プログラ ムの実施を開始し且つその結果を表示するターミナル手段（１２）とを具備する ことを特徴とするプログラム可能な試験装置。 ２．ハイレベル語がアトラス（ＡＴＬＡＳ）である特許請求の範囲１に記載のプ ログラム可能な試験装置。 ３．ａ）試験下ユニットを試験装置に適合するように構成したインターフェース 手段を収容する接続手段（２６）と； ハイレベル語で書込まれ且つ前記試験下ユニットの動作を選択的に試験するため に解釈コード形式に変換された複数のプログラムを記憶するバブルメモリ手段（ １４）と協働する前記インターフェース手段と；ｂ）システムパス手段（５）と ； ｃ）前記システムバス手段（２５）を作動的に接続され且つ各々の試験プログラ ムを実施する手段を含むマイクロコンピュータ手段（２）と； ｄ）前記システムバス手段（２５）に作動的に接続された前記マイクロコンピュ ータに協働し且つ解釈コード形式の試験プログラムを変換する変換プログラムを 記憶する手段を含むメモリ手段（１）と；ｅ）前記システムパス手段（２５）を 経て前記マイクロコンピュータ手段を作動的に接続されたプログラム可能な誘発 信号発生手段（５）と； ｆ）前記システムバス手段（２５）を経て前記マイクロコンピュータ手段を作動 的に接続されたプログラム可能な応答測定手段（８）と； ｇ）誘発信号発生手段（５）および応答測定手段（８）の中に複合的に分配され 、あらかじめ選択された誘発信号発生手段および応答測定手段を前記マイクロコ ンピュータ手段の指令の下で相互接続アナログスイッチングバスに選択的に接続 する第１のスイッチング手段と；ｈ）前記アナログスイッチングバスと前記試験 下ユニットとの間に接続され、信号を前記試験下ユニットのあらかじめ選択され たＩ／Ｏラインに送る第２のスイッチング手段（１１）と； を具備することを特徴とするプログラム可能な試験装置。 ４．ハイレベル語がアトラス（ＡＴＬＡＳ）である特許請求の範囲３に記載の構 成。 ５．ターミナル手段（２）と共に前記試験プログラムの実行を開始し且つその結 果を表示する前記マイクロコンピュータ手段（２）を作動的に接続される特許請 求の範囲３に記載の構成。