JPH0150861B2 - - Google Patents
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- JPH0150861B2 JPH0150861B2 JP59215863A JP21586384A JPH0150861B2 JP H0150861 B2 JPH0150861 B2 JP H0150861B2 JP 59215863 A JP59215863 A JP 59215863A JP 21586384 A JP21586384 A JP 21586384A JP H0150861 B2 JPH0150861 B2 JP H0150861B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数チヤンネルデイジタルオシロス
コープ、特に複数個のチヤンネルを有するデイジ
タルオシロスコープにおいて、各チヤンネルに対
し互に独立な遅延値を与えられると同時に、各チ
ヤンネルの遅延を同時に変化させることによつ
て、表示画面上で各チヤンネルの波形を時間軸に
対し平行移動することのできる機能を具備した複
数チヤンネルデイジタルオシロスコープに関する
ものである。
コープ、特に複数個のチヤンネルを有するデイジ
タルオシロスコープにおいて、各チヤンネルに対
し互に独立な遅延値を与えられると同時に、各チ
ヤンネルの遅延を同時に変化させることによつ
て、表示画面上で各チヤンネルの波形を時間軸に
対し平行移動することのできる機能を具備した複
数チヤンネルデイジタルオシロスコープに関する
ものである。
（従来の技術）
従来の２チヤンネル以上を有するデイジタルオ
シロスコープは、各チヤンネル独立の遅延設定機
能がなく全チヤンネルに対し単一の共通遅延のみ
設定可能なタイプか、各チヤンネルに完全に独立
した遅延設定が可能ではあるが、逆に全チヤンネ
ルに共通な遅延値変更機能を持たないタイプのい
ずれかであつた。
シロスコープは、各チヤンネル独立の遅延設定機
能がなく全チヤンネルに対し単一の共通遅延のみ
設定可能なタイプか、各チヤンネルに完全に独立
した遅延設定が可能ではあるが、逆に全チヤンネ
ルに共通な遅延値変更機能を持たないタイプのい
ずれかであつた。
（発明が解決しようとする問題点）
上述の前者のタイプに属するデイジタルオシロ
スコープは、各チヤンネル間の遅延差を変化させ
て各チヤンネルどうしを比較観測することができ
ない欠点がある。また後者に属するデイジタルオ
シロスコープは各チヤンネル間の相対的遅延を保
持したまま全チヤンネルに絶対的な遅延を掛ける
ことができず、各チヤンネルごとにそれぞれ遅延
を掛け、全チヤンネルに絶対的な遅延を掛ける手
順を採つていた。そのため各チヤンネル間の相対
的遅延が変化してしまうおそれがあり、観測が不
正確となる欠点があつた。
スコープは、各チヤンネル間の遅延差を変化させ
て各チヤンネルどうしを比較観測することができ
ない欠点がある。また後者に属するデイジタルオ
シロスコープは各チヤンネル間の相対的遅延を保
持したまま全チヤンネルに絶対的な遅延を掛ける
ことができず、各チヤンネルごとにそれぞれ遅延
を掛け、全チヤンネルに絶対的な遅延を掛ける手
順を採つていた。そのため各チヤンネル間の相対
的遅延が変化してしまうおそれがあり、観測が不
正確となる欠点があつた。
本発明は上記の欠点を解決することを目的とし
ており、複数個の各チヤンネルに対し互に独立し
た遅延を与える機能と、全チヤンネルの各相対的
遅延量を保持しながら全チヤンネルを同時に変化
させる、すなわち絶対的な遅延を掛けることによ
つて画面上で全チヤンネルの波形を時間的に平行
移動することのできる機能とを兼ね備えた複数チ
ヤンネルデイジタルオシロスコープを提供するこ
とを目的としている。
ており、複数個の各チヤンネルに対し互に独立し
た遅延を与える機能と、全チヤンネルの各相対的
遅延量を保持しながら全チヤンネルを同時に変化
させる、すなわち絶対的な遅延を掛けることによ
つて画面上で全チヤンネルの波形を時間的に平行
移動することのできる機能とを兼ね備えた複数チ
ヤンネルデイジタルオシロスコープを提供するこ
とを目的としている。
（問題点を解決するための手段）
そのため本発明の複数チヤンネルデイジタルオ
シロスコープは複数チヤンネルの情報をそれぞれ
Ａ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換
されたそれぞれの信号を遅延させる複数の遅延回
路と、該複数の遅延回路の遅延量とそれぞれ設定
する複数の遅延量設定装置と、前記それぞれの遅
延回路から出力された信号を記憶するウエーブメ
モリと、該ウエーブメモリに記憶された信号を表
示する表示手段とを備えた複数チヤンネルデイジ
タルオシロスコープにおいて、該複数チヤンネル
の所定のチヤンネルを除いたチヤンネルの所望の
１または２以上のチヤンネルを指定してそのチヤ
ンネルの遅延量設定装置それぞれに第１の遅延量
の指令を与えて該表示手段に表示された１又は２
以上の信号を第１の遅延量だけシフトさせる第１
の指令装置と、前記除かれた所定のチヤンネルの
１又は２以上のチヤンネルと前記シフトされたチ
ヤンネルの所望の１又は２以上のチヤンネルとを
指定してそれらのチヤンネルの遅延量設定装置に
第２の遅延量の指令を与えて該表示手段に表示さ
れたそれらの信号間に該第１の遅延量によつて生
じた相対遅延関係を保持したままそれらの信号を
第２の遅延量だけシフトさせる第２の指令装置と
を備えたことを特徴としている。以下図面を参照
しながら本発明の一実施例を説明する。
シロスコープは複数チヤンネルの情報をそれぞれ
Ａ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換
されたそれぞれの信号を遅延させる複数の遅延回
路と、該複数の遅延回路の遅延量とそれぞれ設定
する複数の遅延量設定装置と、前記それぞれの遅
延回路から出力された信号を記憶するウエーブメ
モリと、該ウエーブメモリに記憶された信号を表
示する表示手段とを備えた複数チヤンネルデイジ
タルオシロスコープにおいて、該複数チヤンネル
の所定のチヤンネルを除いたチヤンネルの所望の
１または２以上のチヤンネルを指定してそのチヤ
ンネルの遅延量設定装置それぞれに第１の遅延量
の指令を与えて該表示手段に表示された１又は２
以上の信号を第１の遅延量だけシフトさせる第１
の指令装置と、前記除かれた所定のチヤンネルの
１又は２以上のチヤンネルと前記シフトされたチ
ヤンネルの所望の１又は２以上のチヤンネルとを
指定してそれらのチヤンネルの遅延量設定装置に
第２の遅延量の指令を与えて該表示手段に表示さ
れたそれらの信号間に該第１の遅延量によつて生
じた相対遅延関係を保持したままそれらの信号を
第２の遅延量だけシフトさせる第２の指令装置と
を備えたことを特徴としている。以下図面を参照
しながら本発明の一実施例を説明する。
（実施例）
第１図は本発明に係る複数チヤンネルデイジタ
ルオシロスコープの一実施例構成、第２図は本発
明を説明しているフローチヤート、第３図は波形
の移動の仕方を説明している波形移動説明図、第
４図は本発明に係る他の実施例構成を示してい
る。
ルオシロスコープの一実施例構成、第２図は本発
明を説明しているフローチヤート、第３図は波形
の移動の仕方を説明している波形移動説明図、第
４図は本発明に係る他の実施例構成を示してい
る。
第１図において、遅延設定部１にはメインチヤ
ンネルの遅延を指定するメインスイツチ２と、サ
ブチヤンネルの遅延を指定するサブスイツチ３
と、変化させるべき遅延量を入力するダイアル１
６とが設けられている。サブスイツチ３を押しダ
イアル１６から所望の遅延変化量D1を入力する
と、遅延設定部１からマイクロプロセツサ４へサ
ブスイツチ情報と遅延変化量D1に対応したコー
ドデータe1とが送られる。メインスイツチ２を押
しダイアル１６から所望の遅延変化量D2を入力
すると、遅延設定部１からマイクロプロセツサ４
へメインスイツチ情報と遅延変化量D2に対応し
たコードデータe2とが送られる。マイクロプロセ
ツサ４は第１の指令装置５と第２の指令装置６と
の２つの機能を発揮する装置機能を備えている。
前記第１の指令装置５の機能は、上記遅延設定部
１のサブスイツチ３が押されたとき作動し、次の
如く動作する。すなわちマイクロプロセツサ４サ
ブスイツチ情報とコードデータe1とを受けると、
共通メモリ７のサブ領域に格納されている前のデ
ータＳを読み出し、該データＳと遅延設定部１か
らの新たなコードデータe1とを加算する演算を行
い、その演算結果のデータＳ＋e1を遅延量設定装
置１０へ転送するとともに、共通メモリ７へ転送
する。共通メモリ４のサブ領域に格納されていた
データＳは、マイクロプロセツサ４から転送され
てきた新たなデータＳ＋e1で書き換えられる。従
つてマイクロプロセツサ４が次に当該サブ領域を
読み出すとき、当該データＳ＋e1がデータＳとな
る。
ンネルの遅延を指定するメインスイツチ２と、サ
ブチヤンネルの遅延を指定するサブスイツチ３
と、変化させるべき遅延量を入力するダイアル１
６とが設けられている。サブスイツチ３を押しダ
イアル１６から所望の遅延変化量D1を入力する
と、遅延設定部１からマイクロプロセツサ４へサ
ブスイツチ情報と遅延変化量D1に対応したコー
ドデータe1とが送られる。メインスイツチ２を押
しダイアル１６から所望の遅延変化量D2を入力
すると、遅延設定部１からマイクロプロセツサ４
へメインスイツチ情報と遅延変化量D2に対応し
たコードデータe2とが送られる。マイクロプロセ
ツサ４は第１の指令装置５と第２の指令装置６と
の２つの機能を発揮する装置機能を備えている。
前記第１の指令装置５の機能は、上記遅延設定部
１のサブスイツチ３が押されたとき作動し、次の
如く動作する。すなわちマイクロプロセツサ４サ
ブスイツチ情報とコードデータe1とを受けると、
共通メモリ７のサブ領域に格納されている前のデ
ータＳを読み出し、該データＳと遅延設定部１か
らの新たなコードデータe1とを加算する演算を行
い、その演算結果のデータＳ＋e1を遅延量設定装
置１０へ転送するとともに、共通メモリ７へ転送
する。共通メモリ４のサブ領域に格納されていた
データＳは、マイクロプロセツサ４から転送され
てきた新たなデータＳ＋e1で書き換えられる。従
つてマイクロプロセツサ４が次に当該サブ領域を
読み出すとき、当該データＳ＋e1がデータＳとな
る。
また、前記第２の指令装置６の機能は、上記遅
延設定部１のメインスイツチ２が押されたとき作
動し、次の如く動作する。すなわちマイクロプロ
セツサ４が、メインスイツチ情報とコードデータ
e2とを受けると、共通メモリ７のメイン領域に格
納されている前のデータＭを読み出すとともに、
共通メモリ７のサブ領域に格納されている前のデ
ータＳを読み出す。そして該データＭ及びＳと遅
延設定部１からの新たなコードデータe2とを加算
する演算をそれぞれ実行し、その演算結果のデー
タＭ＋e2及びＳ＋e2を遅延量設定装置１１，１０
へそれぞれ転送するとともに、共通メモリ７へ転
送する。共通メモリ７のメイン領域に格納されて
いたデータＭ及びサブ領域に格納されていたデー
タＳは、マイクロプロセツサ４から転送されてき
た新たなデータＭ＋e2及びＳ＋e2で書き換えられ
る。従つてマイクロプロセツサ４が次に共通メモ
リ７のメイン領域或いはサブ領域を読み出すと
き、当該データＭ＋e2及びＳ＋e2がそれぞれデー
タＭ及びＳとなる。
延設定部１のメインスイツチ２が押されたとき作
動し、次の如く動作する。すなわちマイクロプロ
セツサ４が、メインスイツチ情報とコードデータ
e2とを受けると、共通メモリ７のメイン領域に格
納されている前のデータＭを読み出すとともに、
共通メモリ７のサブ領域に格納されている前のデ
ータＳを読み出す。そして該データＭ及びＳと遅
延設定部１からの新たなコードデータe2とを加算
する演算をそれぞれ実行し、その演算結果のデー
タＭ＋e2及びＳ＋e2を遅延量設定装置１１，１０
へそれぞれ転送するとともに、共通メモリ７へ転
送する。共通メモリ７のメイン領域に格納されて
いたデータＭ及びサブ領域に格納されていたデー
タＳは、マイクロプロセツサ４から転送されてき
た新たなデータＭ＋e2及びＳ＋e2で書き換えられ
る。従つてマイクロプロセツサ４が次に共通メモ
リ７のメイン領域或いはサブ領域を読み出すと
き、当該データＭ＋e2及びＳ＋e2がそれぞれデー
タＭ及びＳとなる。
サブチヤンネルの入力信号はＡ／Ｄ変換器８で
デイジタル信号に変換され、遅延回路１２によつ
て遅延されたデイジタル信号となつて出力してく
る。この遅延回路１２による遅延量は遅延量設定
装置１０に設定されるデータによつて定まる。遅
延量設定装置１０に設定されるデータは、前述し
た如くマイクロプロセツサ４から転送されてく
る。
デイジタル信号に変換され、遅延回路１２によつ
て遅延されたデイジタル信号となつて出力してく
る。この遅延回路１２による遅延量は遅延量設定
装置１０に設定されるデータによつて定まる。遅
延量設定装置１０に設定されるデータは、前述し
た如くマイクロプロセツサ４から転送されてく
る。
同様にメインチヤンネルの入力信号はＡ／Ｄ変
換器９でデイジタル信号に変換され、遅延回路１
３によつて遅延されたデイジタル信号となつて出
力してくる。この遅延回路１３による遅延量は遅
延量設定装置１１に設定されるデータによつて定
まる。遅延量設定装置１１に設定されるデータ
は、前述した如くマイクロプロセツサ４から転送
されてくる。
換器９でデイジタル信号に変換され、遅延回路１
３によつて遅延されたデイジタル信号となつて出
力してくる。この遅延回路１３による遅延量は遅
延量設定装置１１に設定されるデータによつて定
まる。遅延量設定装置１１に設定されるデータ
は、前述した如くマイクロプロセツサ４から転送
されてくる。
遅延設定部１のサブスイツチ３を押したとき
は、マイクロプロセツサ４の第１の指令装置５の
機能が作動するので、遅延量設定装置１０にのみ
データＳ＋e1が設定される。従つてサブチヤンネ
ルの入力信号がメインチヤンネルの入力信号に比
べ遅延された形となつてウエーブメモリ１４に記
憶される。ウエーブメモリ１４に記憶された両チ
ヤンネルの信号が適宜の制御手段によつて読み出
され、表示手段１５に表示されると、サブチヤン
ネルの入力信号はメインチヤンネルの入力信号に
比べ、遅延設定部１のダイアル１６で入力した遅
延変化量だけシフトしていることになる。
は、マイクロプロセツサ４の第１の指令装置５の
機能が作動するので、遅延量設定装置１０にのみ
データＳ＋e1が設定される。従つてサブチヤンネ
ルの入力信号がメインチヤンネルの入力信号に比
べ遅延された形となつてウエーブメモリ１４に記
憶される。ウエーブメモリ１４に記憶された両チ
ヤンネルの信号が適宜の制御手段によつて読み出
され、表示手段１５に表示されると、サブチヤン
ネルの入力信号はメインチヤンネルの入力信号に
比べ、遅延設定部１のダイアル１６で入力した遅
延変化量だけシフトしていることになる。
遅延設定部１のメインスイツチ２を押したとき
は、マイクロプロセツサ４の第２の指令装置６の
機能が作動するので、遅延量設定装置１０及び１
１にデータＳ＋e2及びＭ＋e2がそれぞれ設定され
る。従つてサブチヤンネルの入力信号とメインチ
ヤンネルの入力信号との相対的遅延関係が保持さ
れたまま、両チヤンネルの入力信号とも同一量の
遅延が掛けられてウエーブメモリ１４に記憶され
る。表示手段１５に両者の信号波形を表示する
と、遅延設定部１のダイアル１６で入力した遅延
変化量だけサブチヤンネルの入力信号及びメイン
チヤンネルの入力信号とも共に同一量シフトして
いる。
は、マイクロプロセツサ４の第２の指令装置６の
機能が作動するので、遅延量設定装置１０及び１
１にデータＳ＋e2及びＭ＋e2がそれぞれ設定され
る。従つてサブチヤンネルの入力信号とメインチ
ヤンネルの入力信号との相対的遅延関係が保持さ
れたまま、両チヤンネルの入力信号とも同一量の
遅延が掛けられてウエーブメモリ１４に記憶され
る。表示手段１５に両者の信号波形を表示する
と、遅延設定部１のダイアル１６で入力した遅延
変化量だけサブチヤンネルの入力信号及びメイン
チヤンネルの入力信号とも共に同一量シフトして
いる。
次に第２図のフローチヤートを用いて第１図の
動作を説明する。
動作を説明する。
遅延設定部１のダイアル１６で入力されたかど
うかを当該ダイアル１６に連動しているエンコー
ダの変化として把握している。エンコーダに変化
があると（ステツプ２１）、エンコーダの変化量
及びメインスイツチ２又はサブスイツチ３のスイ
ツチ情報が読み取られる（ステツプ２２）。遅延
設定部１のスイツチ情報が判断され（ステツプ２
３）、サブスイツチ情報のとき、マイクロプロセ
ツサ４は共通メモリ７のサブ領域から前のデータ
Ｓを読み出し、当該データＳとエンコーダのコー
ドデータe1との加算演算を実行する（ステツプ２
４）。この加算されたデータＳ＋e1がサブ側の遅
延量設定装置１０に設定される（ステツプ２５）。
これにより遅延回路１２は遅延量設定装置１０に
設定されたデータＳ＋e1に対応した遅延量をＡ／
Ｄ変換器８でデイジタル化されたサブチヤンネル
の入力信号に与え、その出力をウエーブメモリ１
４へ送る。従つて当該ウエーブメモリ１４に記憶
された信号を表示手段１５で表示すると、第３図
からへの如くサブチヤンネルの入力信号Ｂが
平行移動（シフト）する。
うかを当該ダイアル１６に連動しているエンコー
ダの変化として把握している。エンコーダに変化
があると（ステツプ２１）、エンコーダの変化量
及びメインスイツチ２又はサブスイツチ３のスイ
ツチ情報が読み取られる（ステツプ２２）。遅延
設定部１のスイツチ情報が判断され（ステツプ２
３）、サブスイツチ情報のとき、マイクロプロセ
ツサ４は共通メモリ７のサブ領域から前のデータ
Ｓを読み出し、当該データＳとエンコーダのコー
ドデータe1との加算演算を実行する（ステツプ２
４）。この加算されたデータＳ＋e1がサブ側の遅
延量設定装置１０に設定される（ステツプ２５）。
これにより遅延回路１２は遅延量設定装置１０に
設定されたデータＳ＋e1に対応した遅延量をＡ／
Ｄ変換器８でデイジタル化されたサブチヤンネル
の入力信号に与え、その出力をウエーブメモリ１
４へ送る。従つて当該ウエーブメモリ１４に記憶
された信号を表示手段１５で表示すると、第３図
からへの如くサブチヤンネルの入力信号Ｂが
平行移動（シフト）する。
スイツチ情報の判断（ステツプ２３）がサブス
イツチ情報でないとき、すなわちメインスイツチ
情報のとき、マイクロプロセツサ４は共通メモリ
７のサブ領域及びメイン領域から前のデータＳ及
びＭをそれぞれ読み出し、当該データＳ及びＭと
エンコーダのコードデータe2（エンコーダの変化
量が前記サブスイツチ情報の説明のときと同じで
あればe1）との加算演算を各合実行する（ステツ
プ２６）。この加算されたデータＳ＋e2及びＭ＋
e2が、サブ側及びメイン側の遅延量設定装置１０
及び１１にそれぞれ設定される（ステツプ２７）。
これにより遅延回路１２は遅延量設定装置１０に
設定されたデータＳ＋e2に対応した遅延量をＡ／
Ｄ変換器８でデイジタル化されたサブチヤンネル
の入力信号に与え、また遅延回路１３は遅延量設
定装置１１に設定されたデータＭ＋e2に対応した
遅延量をＡ／Ｄ変換器９でデイジタル化されたメ
インチヤンネルの入力信号に与える。そしてその
出力がおのおのウエーブメモリ１４に記憶され
る。従つて当該ウエーブメモリ１４に記憶された
信号を表示手段１５で表示すると、遅延設定部１
のダイアル１６で入力された共通のエンコーダの
変化量e2に基づいて遅延しているので、第３図
から或いは第３図からへの如く、メインチ
ヤンネルの入力信号Ａとサブチヤンネルの入力信
号Ｂとの相対的遅延関係を保持したまま両信号
Ａ，Ｂとも平行移動する。
イツチ情報でないとき、すなわちメインスイツチ
情報のとき、マイクロプロセツサ４は共通メモリ
７のサブ領域及びメイン領域から前のデータＳ及
びＭをそれぞれ読み出し、当該データＳ及びＭと
エンコーダのコードデータe2（エンコーダの変化
量が前記サブスイツチ情報の説明のときと同じで
あればe1）との加算演算を各合実行する（ステツ
プ２６）。この加算されたデータＳ＋e2及びＭ＋
e2が、サブ側及びメイン側の遅延量設定装置１０
及び１１にそれぞれ設定される（ステツプ２７）。
これにより遅延回路１２は遅延量設定装置１０に
設定されたデータＳ＋e2に対応した遅延量をＡ／
Ｄ変換器８でデイジタル化されたサブチヤンネル
の入力信号に与え、また遅延回路１３は遅延量設
定装置１１に設定されたデータＭ＋e2に対応した
遅延量をＡ／Ｄ変換器９でデイジタル化されたメ
インチヤンネルの入力信号に与える。そしてその
出力がおのおのウエーブメモリ１４に記憶され
る。従つて当該ウエーブメモリ１４に記憶された
信号を表示手段１５で表示すると、遅延設定部１
のダイアル１６で入力された共通のエンコーダの
変化量e2に基づいて遅延しているので、第３図
から或いは第３図からへの如く、メインチ
ヤンネルの入力信号Ａとサブチヤンネルの入力信
号Ｂとの相対的遅延関係を保持したまま両信号
Ａ，Ｂとも平行移動する。
第４図は本発明の他の実施例構成を示してい
る。図中の遅延設定部１、メインスイツチ２、サ
ブスイツチ３、ダイアル１６、マイクロプロセツ
サ４、第１の指令装置５、第２の指令装置６、共
通メモリ、Ａ／Ｄ変換器８、Ａ／Ｄ変換器９、遅
延量設定装置１０，１１及び表示手段１５は第１
図のものと同一であるのでその説明は詳細する。
る。図中の遅延設定部１、メインスイツチ２、サ
ブスイツチ３、ダイアル１６、マイクロプロセツ
サ４、第１の指令装置５、第２の指令装置６、共
通メモリ、Ａ／Ｄ変換器８、Ａ／Ｄ変換器９、遅
延量設定装置１０，１１及び表示手段１５は第１
図のものと同一であるのでその説明は詳細する。
１７，１８はトリガ遅延回路、１９，２０はメ
モリである。トリガ回路１７，１８は遅延量設定
装置１０，１１より与えられる遅延量に従つてト
リガ信号をそれぞれ遅らせ、この遅延されたトリ
ガ信号をメモリ１９，２０の各ストツプ信号とし
て与える回路である。メモリ１９，２０はＡ／Ｄ
変換器８，９からのデイジタル信号をそれぞれ記
憶するもので、その記憶動作がマイクロプロセツ
サ４からのスタート信号およびトリガ遅延回路１
７，１８からのストツプ信号によつて制御され
る。
モリである。トリガ回路１７，１８は遅延量設定
装置１０，１１より与えられる遅延量に従つてト
リガ信号をそれぞれ遅らせ、この遅延されたトリ
ガ信号をメモリ１９，２０の各ストツプ信号とし
て与える回路である。メモリ１９，２０はＡ／Ｄ
変換器８，９からのデイジタル信号をそれぞれ記
憶するもので、その記憶動作がマイクロプロセツ
サ４からのスタート信号およびトリガ遅延回路１
７，１８からのストツプ信号によつて制御され
る。
まず、マイクロプロセツサ４よりデータ取込み
の開始を意味するスタート信号が出されると、メ
モリ１９，２０はＡ／Ｄ変換器８，９からのデイ
ジタル信号をそれぞれ受け取り、メモリ容量相当
分の信号を随時更新記憶する。
の開始を意味するスタート信号が出されると、メ
モリ１９，２０はＡ／Ｄ変換器８，９からのデイ
ジタル信号をそれぞれ受け取り、メモリ容量相当
分の信号を随時更新記憶する。
次にトリガ信号が入力されると、このトリガ信
号がトリガ遅延回路１７，１８によつてそれぞれ
遅延された後、ストツプ信号としてそれぞれメモ
リ１９，２０に与えられる。これによりメモリ１
９，２０は直ちに更新記憶の動作を停止する。こ
のとき、メモリ１９，２０内にはストツプ信号が
与えられた時刻以前の波形データがメモリ容量分
だけ記憶されている。この記憶されている波形デ
ータを表示することにより、遅延量設定装置１
０，１１より与えられる遅延量に従つて遅延され
た波形が表示される。遅延量設定装置１０，１１
へ設定される設定データは、第１図で説明した様
に、マイクロプロセツサ４からそれぞれ送られて
くる。従つてメインチヤンネルの入力信号Ａとサ
ブチヤンネルの入力信号Ｂとの平行移動の仕方
は、第１図のものと全く同一の移動の仕方をす
る。
号がトリガ遅延回路１７，１８によつてそれぞれ
遅延された後、ストツプ信号としてそれぞれメモ
リ１９，２０に与えられる。これによりメモリ１
９，２０は直ちに更新記憶の動作を停止する。こ
のとき、メモリ１９，２０内にはストツプ信号が
与えられた時刻以前の波形データがメモリ容量分
だけ記憶されている。この記憶されている波形デ
ータを表示することにより、遅延量設定装置１
０，１１より与えられる遅延量に従つて遅延され
た波形が表示される。遅延量設定装置１０，１１
へ設定される設定データは、第１図で説明した様
に、マイクロプロセツサ４からそれぞれ送られて
くる。従つてメインチヤンネルの入力信号Ａとサ
ブチヤンネルの入力信号Ｂとの平行移動の仕方
は、第１図のものと全く同一の移動の仕方をす
る。
以上の２つの実施例は、いずれもメインチヤン
ネルのサブチヤンネルとの２チヤンネルについて
のデイジタルオシロスコープに関するものである
が、３チヤンネル以上のオシロスコープに関して
も、各チヤンネルに対して、第１図におけるＡ／
Ｄ変換器、遅延量設定装置および遅延回路をそれ
ぞれ設けることにより、また第４図におけるＡ／
Ｄ変換器、遅延量設定装置、トリガ遅延回路、メ
モリをそれぞれ設けることにより、以下の様な動
作を行わせることができる。
ネルのサブチヤンネルとの２チヤンネルについて
のデイジタルオシロスコープに関するものである
が、３チヤンネル以上のオシロスコープに関して
も、各チヤンネルに対して、第１図におけるＡ／
Ｄ変換器、遅延量設定装置および遅延回路をそれ
ぞれ設けることにより、また第４図におけるＡ／
Ｄ変換器、遅延量設定装置、トリガ遅延回路、メ
モリをそれぞれ設けることにより、以下の様な動
作を行わせることができる。
（） サブチヤンネルが複数であり、その各チ
ヤンネルごとにサブスイツチ３に相当するスイ
ツチ、第１の指令装置５に相当する指令装置を
有し、各サブチヤンネルの遅延をメインチヤン
ネルおよび他のサブチヤンネルとは独立して変
化させること。
ヤンネルごとにサブスイツチ３に相当するスイ
ツチ、第１の指令装置５に相当する指令装置を
有し、各サブチヤンネルの遅延をメインチヤン
ネルおよび他のサブチヤンネルとは独立して変
化させること。
また、メインスイツチ２が押されたときに、
第２の指令装置６によつて、メインチヤンネル
およびサブチヤンネルのすべてが移動するこ
と。
第２の指令装置６によつて、メインチヤンネル
およびサブチヤンネルのすべてが移動するこ
と。
（） サブチヤンネルが複数であり、サブチヤ
ンネルが押されたときに、各チヤンネルが第１
の指令装置によつて共通に移動すること。
ンネルが押されたときに、各チヤンネルが第１
の指令装置によつて共通に移動すること。
また、メインスイツチ２が押されたときに、
第２の指令装置６によつて、メインチヤンネル
およびサブチヤンネルのすべてが移動するこ
と。
第２の指令装置６によつて、メインチヤンネル
およびサブチヤンネルのすべてが移動するこ
と。
（） メインチヤンネルが複数であり、メイン
スイツチ２が押されたときに、第２の指令装置
によつてすべてのメインチヤンネルがサブチヤ
ンネルとともに移動すること。
スイツチ２が押されたときに、第２の指令装置
によつてすべてのメインチヤンネルがサブチヤ
ンネルとともに移動すること。
（発明の効果）
以上説明した如く、本発明によれば各チヤンネ
ル間の相対的遅延および各チヤンネル共通の絶対
的遅延を独立して制御することができる。
ル間の相対的遅延および各チヤンネル共通の絶対
的遅延を独立して制御することができる。
第１図は本発明に係る複数チヤンネルデイジタ
ルオシロスコープの一実施例構成、第２図は本発
明を説明しているフローチヤート、第３図は波形
の移動の仕方を説明している波形移動説明図、第
４図は本発明に係る他の実施例構成を示してい
る。 図中、１は遅延設定部、２はメインスイツチ、
３はサブスイツチ、４はマイクロプロセツサ、５
は第１の指令装置、６は第２の指令装置、７は共
通メモリ、８，９はＡ／Ｄ変換器、１０，１１は
遅延量設定回路、１２，１３は遅延回路、１４は
ウエーブメモリ、１５は表示手段、１６はダイア
ル、１７，１８はトリガ遅延回路、１９，２０は
メモリである。
ルオシロスコープの一実施例構成、第２図は本発
明を説明しているフローチヤート、第３図は波形
の移動の仕方を説明している波形移動説明図、第
４図は本発明に係る他の実施例構成を示してい
る。 図中、１は遅延設定部、２はメインスイツチ、
３はサブスイツチ、４はマイクロプロセツサ、５
は第１の指令装置、６は第２の指令装置、７は共
通メモリ、８，９はＡ／Ｄ変換器、１０，１１は
遅延量設定回路、１２，１３は遅延回路、１４は
ウエーブメモリ、１５は表示手段、１６はダイア
ル、１７，１８はトリガ遅延回路、１９，２０は
メモリである。
Claims (1)
- １ 複数チヤンネルの情報をそれぞれＡ／Ｄ変換
するＡ／Ｄ変換器と；前記Ａ／Ｄ変換されたそれ
ぞれの信号を遅延させる複数の遅延回路と；該複
数の遅延回路の遅延量をそれぞれ設定する複数の
遅延量設定装置と；前記それぞれの遅延回路から
出力された信号を記憶するウエーブメモリと；該
ウエーブメモリに記憶された信号を表示する表示
手段とを備えた複数チヤンネルデイジタルオシロ
スコープにおいて：該複数チヤンネルの所定のチ
ヤンネルを除いたチヤンネルの所望の１又は２以
上のチヤンネルを指定してそのチヤンネルの遅延
量設定装置それぞれに第１の遅延量の指令を与え
て該表示手段に表示された１又は２以上の信号を
第１の遅延量だけシフトさせる第１の指令装置
と；前記除かれた所定のチヤンネルの１又は２以
上のチヤンネルと前記シフトされたチヤンネルの
所望の１又は２以上のチヤンネルとを指定してそ
れらのチヤンネルの遅延量設定装置に第２の遅延
量の指令を与えて該表示手段が表示されたそれら
の信号間に該第１の遅延量によつて生じた相対遅
延関係を保持したままそれらの信号を第２の遅延
量だけシフトさせる第２の指令装置とを備えたこ
とを特徴とする複数チヤンネルデイジタルオシロ
スコープ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215863A JPS6193963A (ja) | 1984-10-15 | 1984-10-15 | 複数チヤンネルデイジタルオシロスコ−プ |
| US06/786,221 US4727288A (en) | 1984-10-15 | 1985-10-09 | Digital wave observation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215863A JPS6193963A (ja) | 1984-10-15 | 1984-10-15 | 複数チヤンネルデイジタルオシロスコ−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193963A JPS6193963A (ja) | 1986-05-12 |
| JPH0150861B2 true JPH0150861B2 (ja) | 1989-10-31 |
Family
ID=16679516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215863A Granted JPS6193963A (ja) | 1984-10-15 | 1984-10-15 | 複数チヤンネルデイジタルオシロスコ−プ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4727288A (ja) |
| JP (1) | JPS6193963A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263290B1 (en) * | 1995-02-22 | 2001-07-17 | Michael K. Williams | Process and machine for signal waveform analysis |
| JP4865355B2 (ja) * | 2006-02-21 | 2012-02-01 | キヤノン株式会社 | 放送受信装置及び放送受信装置の制御方法 |
| WO2009026435A1 (en) * | 2007-08-23 | 2009-02-26 | Amherst Systems Associates, Inc. | Waveform anomoly detection and notification systems and methods |
| US20100114516A1 (en) * | 2008-11-05 | 2010-05-06 | Tektronix, Inc. | Method and Apparatus for Time Synchronization of Events for Multiple Instruments |
| JP7404133B2 (ja) * | 2020-03-27 | 2023-12-25 | 横河電機株式会社 | 計測システム、及びその制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3400377A (en) * | 1965-10-13 | 1968-09-03 | Ibm | Character display system |
| NL153347B (nl) * | 1968-02-16 | 1977-05-16 | Philips Nv | Inrichting voor het op een televisiescherm weergeven van digitale informatie. |
| US3706906A (en) * | 1970-06-08 | 1972-12-19 | Hughes Aircraft Co | Beam intensity control for different writing rates in a display system |
| US3781850A (en) * | 1972-06-21 | 1973-12-25 | Gte Sylvania Inc | Television type display system for displaying information in the form of curves or graphs |
| JPS6131438Y2 (ja) * | 1980-05-19 | 1986-09-12 | ||
| US4621217A (en) * | 1984-09-21 | 1986-11-04 | Tektronix, Inc. | Anti-aliasing filter circuit for oscilloscopes |
| JPS6170773U (ja) * | 1984-10-15 | 1986-05-14 |
-
1984
- 1984-10-15 JP JP59215863A patent/JPS6193963A/ja active Granted
-
1985
- 1985-10-09 US US06/786,221 patent/US4727288A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6193963A (ja) | 1986-05-12 |
| US4727288A (en) | 1988-02-23 |
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