JPH0150862B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数チヤンネルの論理信号をステー
ト・マツプ型式で測定する論理分析器に関する。

デジタル及びアナログ信号の測定分野におい
て、デジタル技法は最近一般化して来た。論理分
析器（Logic Analyzer）の如きデジタル測定器
は、例えばコンピユータ、卓上電子計算器、コン
ピユータ端末器及びデジタル制御装置の如きデジ
タル装置の調整及び故障修理に適している。斯る
論理分析器はデジタル記憶回路及びプリセツト・
カウンタを有するので、トリガ信号より前または
前後の論理信号を記憶測定できる。よつて、例え
ばデジタル装置内の種々の回路点における複数チ
ヤンネルの論理信号の論理レベル（高または低）
及びタイミング関係を測定してデジタル機器の異
常発生前後の状態を解析するのに好適である。論
理分析器には２つの型式があり、一方は論理タイ
ミング分析器であり、他方は論理状態分析器であ
る。

論理タイミング分析器は陰極線管の如き表示手
段に入力論理信号のタイミング・ダイヤグラムを
表示する装置であり、ハードウエア技術者に好適
である。論理状態分析器は陰極線管の如き表示手
段に入力論理信号の状態を一連の数字によるテー
ブル（図表）型式、または輝点によるマツプ（地
図）型式（XY）で表示する装置であり、クロツ
ク信号に対するワード、即ち論理データのビツト
状態の分析を行ない、ソフトウエア技術者に好適
である。本発明はこの論理状態分析器のマツプ型
式の表示を対象としている。

従来の論理状態分析器はちらつきをなくすため
に適当な走査速度で論理信号のステート・マツプ
を表示し、各輝点の順序は輝度の変化による方向
で示していた。しかし、回路構成が複雑になると
共に各点の論理状態を正確に判断できなかつた。

従つて本発明の目的の一つは上述の従来技術の
欠点を克服した改良された論理分析器の提供にあ
る。

本発明の他の目的は論理信号のステート・マツ
プの所望の点の論理状態を数字型式で表示する改
良された論理分析器の提供にある。

以下、添付図を参照して本発明の論理分析器を
詳細に説明しよう。第１図は本発明の好適な一実
施例のブロツク線図を示す。プローブ１２の16個
のプローブ・チツプ１０は複数チヤンネルの論理
信号を被測定デジタル装置から検出してデータ入
力回路１４に加える。斯るデータ入力回路１４は
記憶回路１６及びプローブ１２間とのインターフ
エースとして働き、論理入力信号を固定または可
変閾値電圧（例えばマイナス12ボルトからプラス
12ボルトまでの直流電圧）と比較して所定レベル
の論理信号に変換する。データ入力回路１４の16
個のチヤンネル出力は記憶回路１６及びトリガ回
路１８に加えられる。

トリガ回路１８には更に時間基準回路２０から
所望周期のクロツク信号が加えられると共に、組
合せトリガ機能を有するワード・リコグナイザー
及び表示上のトリガ位置（ポスト・センタ及びプ
リ・トリガ）を制御するプログラム可能なカウン
タが含まれる。トリガ回路１８の出力は記憶回路
１６及び輝度制御回路２８に加えられる。記憶回
路１６には、時間基準回路２０からのクロツク信
号及び制御回路２３からの書込み／読出し命令信
号が加えられ、斯る制御回路２３はキーボード２
５の操作に応じて制御（命令）信号を発生する。
記憶回路１６に書込み命令信号が加えられると、
記憶回路１６は時間基準回路２０により制御され
た周期によりデータ入力回路１４からのデータ記
憶する。斯る記憶回路１６は例えば16個の256ビ
ツトランダム・アクセス・メモリー（以下RAM
という）及び必要な制御回路より成る。16個の
RAMは４組に分けられており、フオーマツト・
スイツチ（図示せず）が16チヤンネルに設定され
たときは１チヤンネルにつき256ビツトのデータ
が、８チヤンネルのときは512ビツトのデータが、
４チヤンネルのときは1024ビツトのデータが夫々
記憶される。

記憶回路１６に読出し命令信号が加えられる
と、垂直軸制御回路２２には記憶回路１６からデ
ータ・バス２４を介して並列データが加えられ
る。垂直軸制御回路２２はマルチプレクサーを含
んでいるので、記憶されたデータを表示手段に順
次表示するために並列データを直列データに変換
する。表示チヤンネル間の垂直オフセツト電圧、
例えば階段波電圧も斯る垂直軸制御回路２２で発
生される。水平軸回路２６には時間基準回路２０
からクロツク信号が、制御回路２３から読出し命
令信号が夫々加えられて、掃引信号（傾斜波また
は階段波）及び輝度制御回路２８に加えられるブ
ランキング信号を発生する。垂直軸制御回路２２
からの直列出力は選択手段である選択スイツチ３
２及び増巾器３４を介して表示手段である陰極線
管（以下CRTという）３０の垂直偏向板に加え
られる。水平軸回路２６からの掃引信号は選択ス
イツチ３６及び増巾器３８を介してCRT３０の
水平偏向板に加えられ、輝度制御回路２８の出力
はCRT３０の制御グリツドに加えられる。尚、
選択スイツチ３２及び３６はマルチプレツクサで
もよい。上述は従来の論理分析器の構成と同じで
あるが、本発明は更に以下の構成を含む。

マイクロプロセツサ、即ちマイクロプロセシン
グ・ユニツト（以下MPUという）４０は時間基
準回路２０からクロツク信号が加えられ、双方向
性データ・バス２４及びアドレス・バス４２に接
続される。尚、MPU４０はモトローラ社の
MC6800でもよい。スタテイク・リードオンリ
ー・メモリ（以下ROMという）４４はデータ・
バス２４及びアドレス・バス４２に接続され、ア
ドレス・バス４２からのアドレス信号に対応する
制御信号を読出し、データ・バス２４を介して
MPU４０に加える。MPU４０は斯る制御信号に
より、データ・バス２４を介して加えられたデー
タの種々の処理を行なう。スタテイクRAM４６
はデータ・バス２４及びアドレス・バス４２に接
続されて、MPU４０から書込み／読出し命令信
号が加えられると共に、MPU４０の外部記憶回
路として働く。MPU４０、ROM４４及びRAM
４６等はマイクロプロセツサ・システムを構成す
る。

記憶手段であるスタテイク・RAM４８はデー
タ・バス２４及びアドレス・バス４２に接続され
ると共に、MRU４０からの制御信号が加えられ
て書込み及び読出し動作が制御される。RAM４
８はMPU４０の命令により記憶回路１６のデー
タを記憶する。制御回路２３はデータ・バス２４
に接続される。カーソル回路５０はプリセツト・
カウンタを含み、データ・バス２４に接続されて
カーソル位置を制御する。データ・バス２４は更
に緩衝記憶回路５２及び文字発生器５４に接続さ
れる。斯る文字発生器５４は文字（数字を含む）
用データを記憶する記憶回路部及び文字発生部を
含む。記憶回路５２の内部は２分されており、一
方は高ビツト成分を記憶し、且つマルチプレツク
サ５６に接続されており、他方は低ビツト成分を
記憶し、且つマルチプレツクサ５８に接続されて
いる。文字発生器５４のＸ及びＹデジタル出力と
輝度出力は夫々マルチプレツクサ５８及び５６と
輝度制御回路２８に加えられる。マルチプレツク
サ５６及び５８のデジタル出力は夫々第１及び第
２デジタル−アナログ変換器（以下DACという）
６０及び６２に接続され、斯るDAC６０及び６
２のアナログ出力は夫々選択スイツチ３２及び３
６に加えられる。選択スイツチ３２及び３６とマ
ルチプレツクサ５６及び５８は制御回路２３から
の制御信号により制御される。

以下、各動作モードについて説明する。キーボ
ード２５がタイミング表示モードに設定される
と、制御回路２３はタイミング表示命令信号を発
生する。記憶回路１６からの並列データは垂直軸
制御回路２２により直列データに変換されると共
に、各チヤンネルに異なるオフセツト電圧が加わ
つてCRT３０の垂直偏向板に加わり、また水平
軸回路２６からの掃引信号はCRT３０の水平偏
向板に加わるので、記憶回路１６に記憶されたデ
ータはCRT３０の管面に第２図に示す如く表示
される。管面の最上部に表示された波形はチヤン
ネル０の論理信号であり、以下順にチヤンネル
１，２，３……で表示され、最下部の波形はチヤ
ンネル１５の論理信号である。トリガ回路１８の
出力及び文字発生器５４を介してカーソル回路５
０の出力が輝度制御回路２８に加えられるため、
管面左側の輝度部及び中央の輝度部（図において
輝点は黒丸で表わされる）は夫々トリガ点及びカ
ーソルを示す。カーソルは各チヤンネル間のタイ
ミング関係を測定するのに有効である。管面左上
の文字「TRIG＋96」はトリガ点とカーソル間の
ビツト数が＋96であることを表わし、管面左下の
文字「0101 0000 0001 0100CUR」はチヤンネル
１５から０までのカーソル位置の論理状態を表わ
す。これらの文字はMPU４０でデータを処理し、
文字発生器５４により表示される。尚、カーソル
はカーソル回路５０により任意に左右に移動でき
る。

キーボード２５がマツプ表示モードに設定され
ると、制御回路２３はマツプ命令信号を発生す
る。RAM４８に記憶された８チヤンネル（CH₀
からCH₇）の論理信号が記憶回路５２及びマルチ
プレツクサ５８を介してDAC６２に加えられ、
他の８チヤンネル（CH₈からCH₁₅）の論理信号
が記憶回路５２及びマルチプレツクサ５６を介し
てDAC６０に加えられる。DAC６０及び６２か
らのアナログ信号は夫々選択スイツチ３２及び３
６と増巾器３４及び３８を介してCRT３０の偏
向板に加えられ、第３図に示す如きマツプをXY
表示する。尚ち、16進法においては、初めの２文
字はデータの垂直位置を決定し、残りの２文字が
水平位置を決定する。例えばワード「0000」は管
面の左上の隅に点で表示される。ワードが
「0000」から「00FF」に増加すると、ワードの位
置は右上の隅の方に移動する。初めの２文字が増
加すると、ワード位置は表示の下方に移動する。
即ち「FF00」は表示の左下の隅に「FFFF」は
表示の右下の隅に夫々表示される。符号「＋」は
カーソルを示し、カーソル回路５０でその位置が
制御され、文字発生器５４により表示される。

マツプ表示モードには３つのモード即ち低速モ
ード、高速モード及び手動モードがある。高速及
び低速モードにおいては、カーソル「＋」は
RAM４８に記憶されたデータを自動的に走査
し、点から点への走査はデータがRAMへ入力し
た順序と同じである。高速モードにおいて、操作
者は高速走査によりマツプ全体をただちに観測す
ることができる。低速モードに切換えると、走査
速度は各点を順次確認できる程度に遅くなり、各
点のワードはCRT３０の下方に順次、文字（２
進、８進、16進法等）で表示される。所望のワー
ドが表われたときは、すばやく手動モードに切換
えることができる。斯るモードでは、カーソル
「＋」の位置をカーソル回路５０の制御により所
望のワードの前後で移動させることができる。
尚、高速モードではカーソル「＋」の位置のワー
ドが表示の下方に第３図に示す如く表示される。
これらの制御はマイクロプロセツサ・システムに
より行なわれる。

上述の如く、本発明の論理分析器は複数チヤン
ネルの入力論理信号をマツプ型式で表示する際、
カーソル位置の入力論理信号を文字で表示するた
め、マツプの各点の論理状態を正確に判断でき
る。

上述は本発明の好適な一実施例について述べた
が、当業者には種々の変形・変更がなし得ること
が明らかであろう。例えば、入力チヤンネルは
２，４，８，１６，３２……でもよく、また、
CRT３０に表示するカーソルのワードは２進、
８進、16進等任意の進法でよい。更に表示手段は
CRT以外にＸ−Ｙプロツタ等も使用できる。

【図面の簡単な説明】

第１図は本発明の論理分析器の好適な一実施例
のブロツク線図、第２及び３図は夫々本発明によ
る表示手段の表示図を示す。 ３０は表示手段、４８は記憶手段、５０はカー
ソル回路、５４は文字発生器、６０は第１デジタ
ル−アナログ変換器、６２は第２デジタル−アナ
ログ変換器である。

Claims (1)

【特許請求の範囲】
1. １ 複数チヤンネルの入力論理信号を記憶する記
   憶手段と、該記憶手段に記憶された上記入力論理
   信号のうちの所定のチヤンネルの論理信号をアナ
   ログ信号に変換する第１デジタル・アナログ変換
   器と、上記記憶手段に記憶された上記入力論理信
   号のうちの残りのチヤンネルの論理信号をアナロ
   グ信号に変換する第２デジタル・アナログ変換器
   と、上記第１及び第２デジタル・アナログ変換器
   の出力信号によりXY表示を行なう表示手段と、
   該表示手段に表示されるカーソル位置を制御する
   カーソル回路と、該カーソル回路により制御され
   たカーソル位置における上記入力論理信号に対応
   する文字信号を発生する文字発生器とを具え、上
   記文字信号により上記カーソル位置の上記入力論
   理信号を文字で表示することを特徴とする論理分
   析器。