JPH0151093B2 - - Google Patents
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- JPH0151093B2 JPH0151093B2 JP53062670A JP6267078A JPH0151093B2 JP H0151093 B2 JPH0151093 B2 JP H0151093B2 JP 53062670 A JP53062670 A JP 53062670A JP 6267078 A JP6267078 A JP 6267078A JP H0151093 B2 JPH0151093 B2 JP H0151093B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- G—PHYSICS
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- G11C11/4076—Timing circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理１レベルであり、
低レベルが論理０レベルである。しかし回路的に
はＰチヤネルMOSTでも本質的に同様である。
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理１レベルであり、
低レベルが論理０レベルである。しかし回路的に
はＰチヤネルMOSTでも本質的に同様である。
MOSダイナミツクランダムアクセスメモリ
（以下RAMと称す）の回路で、内部節点を電源
VDDレベルまで充電し、且つダイナミツクに維持
する必要のある場合がみられる。即ち、１トラン
ジスタメモリセルのRAMにおいて、デイジツト
線をVDDレベルまで充電しダイナミツクセンスア
ンプの活性化によるリフレツシユ高レベルの低下
を抑えている例があり、今後大容量化に向い電源
VDDレベルを下げなければならないとき、この種
の充電方式に対する要求は高まるものと予想され
る現状は充電用MOSTのゲートレベルをブー
ト・ストラツプ容量の効果を用いVDDレベルを越
えて充分上昇させMOSTを非飽和領域に置いて
VDDレベルに充電しているが、このVDD以上のゲ
ートレベルは一度レベル設定された後は、レベル
を保持する回路機能がなく、ロング・サイクルタ
イミングではリーク減衰などによりレベルが低下
し、その結果、充電レベルも低下して動作マージ
ンに影響する可能性がある。１トランジスタメモ
リセルのRAMでデイジツト線を充電する場合
は、センスアンプの両側でのレベルバランスが厳
しく要求されるため、充電用MOSTのVDD以上の
ゲート・レベルは安定に維持されなければなら
ず、この成否如何が直接動作マージンを決定する
要因となる。
（以下RAMと称す）の回路で、内部節点を電源
VDDレベルまで充電し、且つダイナミツクに維持
する必要のある場合がみられる。即ち、１トラン
ジスタメモリセルのRAMにおいて、デイジツト
線をVDDレベルまで充電しダイナミツクセンスア
ンプの活性化によるリフレツシユ高レベルの低下
を抑えている例があり、今後大容量化に向い電源
VDDレベルを下げなければならないとき、この種
の充電方式に対する要求は高まるものと予想され
る現状は充電用MOSTのゲートレベルをブー
ト・ストラツプ容量の効果を用いVDDレベルを越
えて充分上昇させMOSTを非飽和領域に置いて
VDDレベルに充電しているが、このVDD以上のゲ
ートレベルは一度レベル設定された後は、レベル
を保持する回路機能がなく、ロング・サイクルタ
イミングではリーク減衰などによりレベルが低下
し、その結果、充電レベルも低下して動作マージ
ンに影響する可能性がある。１トランジスタメモ
リセルのRAMでデイジツト線を充電する場合
は、センスアンプの両側でのレベルバランスが厳
しく要求されるため、充電用MOSTのVDD以上の
ゲート・レベルは安定に維持されなければなら
ず、この成否如何が直接動作マージンを決定する
要因となる。
本発明は、VDD以上のレベルに保つべき充電用
MOSTのゲートにブート・ストラツプ容量を更
に１個追加して１端を接続し、他端をやはり電源
電圧VDDで駆動される発振回路の出力に接続して
ゲートレベルが周期的にVDD以上のレベルにリフ
レツシユされるようにし、充電レベルを安定に
VDDレベルに維持できるようにする回路を提供す
ることを目的とする。
MOSTのゲートにブート・ストラツプ容量を更
に１個追加して１端を接続し、他端をやはり電源
電圧VDDで駆動される発振回路の出力に接続して
ゲートレベルが周期的にVDD以上のレベルにリフ
レツシユされるようにし、充電レベルを安定に
VDDレベルに維持できるようにする回路を提供す
ることを目的とする。
以下本発明を図面を参照して説明する。本発明
の基本構成を第１図に各節点の動作波形を第２図
に示す。クロツクΦが低レベルのとき、節点１及
び節点２は大地電位とし、節点３は浮遊電位（フ
ローテイング）に置く。節点４はクロツクΦが高
レベルの期間、VDDレベルに保つべき節点で、回
路上の使用個所によりクロツクΦが低レベルの間
の節点４のレベルが異なるが、ここでは大地電位
と考える。クロツクΦが低レベルから高レベルに
上昇し、高レベルはVDDに等しいとすると、節点
１がMOSTQ１を通して上昇し始め（VDD−閾値
電圧）レベルに達する。節点１の上昇を受け、
MOSTQ２を通して節点４も上昇し（VDD−２×
閾値電圧）レベルに至る。クロツクΦは遅延回路
の入力ともなり、遅延時間Td後に節点２が上昇
し始めVDDレベルに達するものとする。遅延時間
Tdの期間で節点１と節点２の間のブート・スト
ラツプ容量C12Fは（VDD−閾値電圧）レベルに充
電され節点２の上昇を受けて節点１は VDD−閾値電圧＋C12F／C1＋C12F×VDD で表わされるレベルに達する。ここでC1は節点
１の容量を表わす。節点１のこのレベル上昇によ
りMOSTQ２は非飽和領域に駆動され、節点４は
VDDレベルに至る。これで所要の回路機能は達成
されたことになるが、節点４のVDDレベルを維持
することについてはこれだけの現状で何らバツク
アプ機能を備えていない。MOSTRAMについて
基板電源発生回路をチツプ内蔵したものがまずス
タテイツク型であらわれ、ダイナミツク型でも導
入されつつあるが、この回路はCR発振回路を信
号発生源とし、そのバツフアを通した出力を利用
して、基板電源レベルをリフレツシユしつつ発生
している。この発振回路をチツプ内蔵するMOS
ダイナミツクRAMについて、そのバツフア出力
をやはりレベルリフレツシユに利用すると節点４
のVDDレベルの維持が行なえる。節点１と、発振
回路バツフア出力、節点３の間にブートストラツ
プ容量C13Fを接続し、節点４がVDDレベルに至つ
てから、節点３の発振出力波形があらわれるよう
にすれば、まず節点３が高レベルから低レベルに
変化するのを受けて、節点１のレベルが低下し、
MOSTQ１を通したクロツクΦによる充電レベル
即ち、（VDD−閾値電圧）レベルになると共に
C13Fにも（VDD−閾値電圧）の電位差がかかる。
その後節点３が低レベルから高レベルに変化する
とき節点１のレベルは上昇して VDD−閾値電圧＋C13F／C1＋C13F×（節点
３の電位変化量）(1) というVDDを充分越えたレベルまで達し、
MOSTQ２を非導通にして節点４のVDDレベルを
リフレツシユする。発振回路の周期に応じた節点
３のレベル変化を受けて節点１は(1)式と（VDD−
閾値電圧）のレベルを交互に繰り返す変化を生
じ、(1)式のレベルにある期間に節点４のVDDレベ
ルがリフレツシユされることになる。
の基本構成を第１図に各節点の動作波形を第２図
に示す。クロツクΦが低レベルのとき、節点１及
び節点２は大地電位とし、節点３は浮遊電位（フ
ローテイング）に置く。節点４はクロツクΦが高
レベルの期間、VDDレベルに保つべき節点で、回
路上の使用個所によりクロツクΦが低レベルの間
の節点４のレベルが異なるが、ここでは大地電位
と考える。クロツクΦが低レベルから高レベルに
上昇し、高レベルはVDDに等しいとすると、節点
１がMOSTQ１を通して上昇し始め（VDD−閾値
電圧）レベルに達する。節点１の上昇を受け、
MOSTQ２を通して節点４も上昇し（VDD−２×
閾値電圧）レベルに至る。クロツクΦは遅延回路
の入力ともなり、遅延時間Td後に節点２が上昇
し始めVDDレベルに達するものとする。遅延時間
Tdの期間で節点１と節点２の間のブート・スト
ラツプ容量C12Fは（VDD−閾値電圧）レベルに充
電され節点２の上昇を受けて節点１は VDD−閾値電圧＋C12F／C1＋C12F×VDD で表わされるレベルに達する。ここでC1は節点
１の容量を表わす。節点１のこのレベル上昇によ
りMOSTQ２は非飽和領域に駆動され、節点４は
VDDレベルに至る。これで所要の回路機能は達成
されたことになるが、節点４のVDDレベルを維持
することについてはこれだけの現状で何らバツク
アプ機能を備えていない。MOSTRAMについて
基板電源発生回路をチツプ内蔵したものがまずス
タテイツク型であらわれ、ダイナミツク型でも導
入されつつあるが、この回路はCR発振回路を信
号発生源とし、そのバツフアを通した出力を利用
して、基板電源レベルをリフレツシユしつつ発生
している。この発振回路をチツプ内蔵するMOS
ダイナミツクRAMについて、そのバツフア出力
をやはりレベルリフレツシユに利用すると節点４
のVDDレベルの維持が行なえる。節点１と、発振
回路バツフア出力、節点３の間にブートストラツ
プ容量C13Fを接続し、節点４がVDDレベルに至つ
てから、節点３の発振出力波形があらわれるよう
にすれば、まず節点３が高レベルから低レベルに
変化するのを受けて、節点１のレベルが低下し、
MOSTQ１を通したクロツクΦによる充電レベル
即ち、（VDD−閾値電圧）レベルになると共に
C13Fにも（VDD−閾値電圧）の電位差がかかる。
その後節点３が低レベルから高レベルに変化する
とき節点１のレベルは上昇して VDD−閾値電圧＋C13F／C1＋C13F×（節点
３の電位変化量）(1) というVDDを充分越えたレベルまで達し、
MOSTQ２を非導通にして節点４のVDDレベルを
リフレツシユする。発振回路の周期に応じた節点
３のレベル変化を受けて節点１は(1)式と（VDD−
閾値電圧）のレベルを交互に繰り返す変化を生
じ、(1)式のレベルにある期間に節点４のVDDレベ
ルがリフレツシユされることになる。
本発明の具体的な実施例を第３図に主要な節点
の動作波形を第４図に示す。プリチヤージクロツ
クＰが高レベルのとき回路はリセツト状態にあ
り、このときＰはVDDレベルであるとすると、節
点３及び節点１５は（VDD−閾値電圧）レベルに
充電され、節点１、節点２、節点４、節点５、節
点１１、節点１２、節点１３節点１４は大地電位
に置かれる。クロツクＰが高レベルから低レベル
に移行し、活性動作期間に入ると、まずクロツク
Φ1が活性化され、低レベルから高レベルに移行
し、VDDレベルに至るとする。MOSTQ１を通し
て節点１が上昇し始め（VDD−閾値電圧）レベル
まで至り、次いでMOSTQ３，Ｑ９を通してそれ
ぞれ節点２、節点５が上昇し共に（VDD−２×閾
値電圧）レベルに達する。節点１の上昇により
MOSTQ７も導通するがMOSTQ８の電流能力は
MOSTQ７より充分大きく採り節点４を低レベル
に抑えて、ブートストラツプ容量C14Fの充電を
行なう。MOSTQ２３及びＱ２４はリセツト期間
から既に非導通であり、MOSTQ３１もＰが低レ
ベルにすると非導通となるので節点１３はフロー
テイング状態にあり、節点１に追随して、ブート
ストラツプ容量C113Fを介して節点１３も（VDD
−閾値電圧）レベルに上昇する。節点２の上昇に
よりMOSTQ６が導通し、節点３が放電されて大
地電位に達する。MOSTQ８が非導通になると、
既に導通しているMOSTQ７を通して節点４が上
昇し始めブートストラツプ容量C14Fにより節点
１が VDD−閾値電圧＋C14F／C1＋C14F×V4 (2) （ここでC1は節点１の容量であり、V4は節点４
の電圧である。）というレベルに上昇し、
MOSTQ７は非飽和状態を維持して節点４はVDD
レベルに至る。このとき節点１３は依然フローテ
イング状態にあるのでブートストラツプ容量
C113Fは節点１のレベルに影響を与えることはな
く、節点１３は節点１に追随して(2)式のレベルに
達する。節点１のこの上昇によりMOSTQ９は非
飽和領域に置かれ、節点５はVDDレベルに至る。
このままで放置しているのが現状であるが、不安
材料となるのは節点１の(2)式で表わされるレベル
の維持であり、リークによりレベルが低下するこ
とがあればクロツクΦ1の高レベルがVDDに保たれ
るとして節点１は（VDD−閾値電圧）レベルまで
低下する可能性があり、節点５も（VDD−２×閾
値電圧）レベルまで低下し得てVDDレベルに維持
できなくなる。MOSTQ１１〜Ｑ３１及びブート
ストラツプ容量C113Fは節点５のVDDレベルの維
持に対し、次のように寄与する。節点４の上昇を
受け、MOSTQ２７を通して節点１４が（VDD−
閾値電圧）レベルまで上昇する。MOSTQ３０が
導通して節点１５が放電され大地電位に至り、
MOSTQ２５及びＱ２６は非導通になる。クロツ
クΦ2を活性化するタイミング時刻は特に制限さ
れず、MOSTQ２５及びＱ２６が非導通であるこ
と及びクロツクΦ2が活性化されることという２
つの条件が揃つてから節点１１及び節点１２に発
振出力波形があらわれる。MOSTQ２７〜Ｑ３０
は節点５がVDDレベルに達してから発振出力を得
るための遅延回路である。MOSTQ１１〜Ｑ１８
は周知のように発振回路を構成し、まず節点６及
び節点８が低レベルになつているとして出発する
とMOSTQ１２を通して節点７が上昇し始め、
MOSTQ１４を通して節点８も充電されレベルが
上昇する。MOSTQ１６の電流能力はMOSTQ１
５より充分大きく採つており、節点８の上昇を受
けてMOSTQ１５により高レベルになつている節
点９は低レベルに移行する。MOSTQ１８が非導
通になりMOSTQ１７を通して節点１０が上昇す
る。MOSTQ１１を通して節点６が上昇し
MOSTQ１３の電流能力はMOSTQ１２より充分
大きく採つてあるため、節点７が放電され
MOSTQ１４を通して節点８も放電されて、レベ
ルが低下する。この後は、節点９の上昇、節点１
０の下降、MOSTQ１１を通して節点６の下降と
続いて、これで１周期が完了する。この周期は
（MOSTQ１１の抵抗）×（節点６の容量）及び
（MOSTQ１４の抵抗）×（節点８の容量）という
時定数により決められる。節点９には論理的にレ
ベルの確定した発振出力波形が得られ、これを
MOSTQ２０で受ける。Φ2が上昇しており、
MOSTQ２５及びＱ２６が非導通になつている
と、節点１１及び節点１２に応答発振出力があら
われる。節点９が高レベルから低レベルに移行す
ると、MOSTQ２０は非導通になり、MOSTQ１
９を通して節点１１が上昇してΦ2の高レベルを
VDDとすると（VDD−閾値電圧）レベルまで至る。
MOSTQ２２の電流能力はMOSTQ２１より充分
大きく採り、節点１１の上昇を受けて節点１２は
低レベルに落着く。逆に節点９が低レベルから高
レベルに移行すると、MOSTQ２０が導通し、
MOSTQ２０の電流能力はMOSTQ１９より充分
大きく採つてあるので、節点１１は低レベルに移
行する。MOSTQ２２が非導通になると節点１２
が上昇し始め（VDD−閾値電圧）レベルまで達す
る。このように周期的に互いに逆相にレベル変化
する節点１１及び節点１２をそれぞれMOSTQ２
４及びＱ２３のゲートで受け節点１３には高レベ
ルが（VDD−２×閾値電圧）レベルである発振出
力波形が得られる。ブートストラツプ容量C113F
がまず節点１のレベルに影響を及ぼすのは節点１
３が最初に低レベルになるときであり、このとき
節点１は（VDD−閾値電圧）レベルに低下すると
共にC113Fは（VDD−閾値電圧）レベルに充電さ
れる。節点１３が低レベルから高レベルに変化す
るとブートストラツプ容量C113Fにより節点１の
レベルが上昇して VDD−閾値電圧＋C113F／C1＋C113F×（VDD
−２×閾値電圧）(3) にほゞ等しいレベルまで上昇する。MOSTQ７は
節点１の電位が（VDD＋閾値電圧）レベル以下で
あると飽和領域であり、節点４はフローチイング
状態に近く、ブートストラツプ容量C14Fはこの
場合節点１のレベルにほとんど関係しない。節点
１のレベル上昇によりMOSTQ９は非飽和領域に
駆動され、節点５のVDDレベルがリフレツシユさ
れる。以後節点１３の発振出力を受け、ブートス
トラツプ容量C113Fを通して節点１は(3)式のレベ
ルと（VDD−閾値電圧）レベルとの周期的な繰り
返しとなり(3)式のレベルにある間に節点５のVDD
レベルがリフレツシユされることになる。クロツ
クＰが低レベルから高レベルにクロツクΦ1及び
Φ2が高レベルから低レベルに移行すれば回路は
リセツト状態に戻る。
の動作波形を第４図に示す。プリチヤージクロツ
クＰが高レベルのとき回路はリセツト状態にあ
り、このときＰはVDDレベルであるとすると、節
点３及び節点１５は（VDD−閾値電圧）レベルに
充電され、節点１、節点２、節点４、節点５、節
点１１、節点１２、節点１３節点１４は大地電位
に置かれる。クロツクＰが高レベルから低レベル
に移行し、活性動作期間に入ると、まずクロツク
Φ1が活性化され、低レベルから高レベルに移行
し、VDDレベルに至るとする。MOSTQ１を通し
て節点１が上昇し始め（VDD−閾値電圧）レベル
まで至り、次いでMOSTQ３，Ｑ９を通してそれ
ぞれ節点２、節点５が上昇し共に（VDD−２×閾
値電圧）レベルに達する。節点１の上昇により
MOSTQ７も導通するがMOSTQ８の電流能力は
MOSTQ７より充分大きく採り節点４を低レベル
に抑えて、ブートストラツプ容量C14Fの充電を
行なう。MOSTQ２３及びＱ２４はリセツト期間
から既に非導通であり、MOSTQ３１もＰが低レ
ベルにすると非導通となるので節点１３はフロー
テイング状態にあり、節点１に追随して、ブート
ストラツプ容量C113Fを介して節点１３も（VDD
−閾値電圧）レベルに上昇する。節点２の上昇に
よりMOSTQ６が導通し、節点３が放電されて大
地電位に達する。MOSTQ８が非導通になると、
既に導通しているMOSTQ７を通して節点４が上
昇し始めブートストラツプ容量C14Fにより節点
１が VDD−閾値電圧＋C14F／C1＋C14F×V4 (2) （ここでC1は節点１の容量であり、V4は節点４
の電圧である。）というレベルに上昇し、
MOSTQ７は非飽和状態を維持して節点４はVDD
レベルに至る。このとき節点１３は依然フローテ
イング状態にあるのでブートストラツプ容量
C113Fは節点１のレベルに影響を与えることはな
く、節点１３は節点１に追随して(2)式のレベルに
達する。節点１のこの上昇によりMOSTQ９は非
飽和領域に置かれ、節点５はVDDレベルに至る。
このままで放置しているのが現状であるが、不安
材料となるのは節点１の(2)式で表わされるレベル
の維持であり、リークによりレベルが低下するこ
とがあればクロツクΦ1の高レベルがVDDに保たれ
るとして節点１は（VDD−閾値電圧）レベルまで
低下する可能性があり、節点５も（VDD−２×閾
値電圧）レベルまで低下し得てVDDレベルに維持
できなくなる。MOSTQ１１〜Ｑ３１及びブート
ストラツプ容量C113Fは節点５のVDDレベルの維
持に対し、次のように寄与する。節点４の上昇を
受け、MOSTQ２７を通して節点１４が（VDD−
閾値電圧）レベルまで上昇する。MOSTQ３０が
導通して節点１５が放電され大地電位に至り、
MOSTQ２５及びＱ２６は非導通になる。クロツ
クΦ2を活性化するタイミング時刻は特に制限さ
れず、MOSTQ２５及びＱ２６が非導通であるこ
と及びクロツクΦ2が活性化されることという２
つの条件が揃つてから節点１１及び節点１２に発
振出力波形があらわれる。MOSTQ２７〜Ｑ３０
は節点５がVDDレベルに達してから発振出力を得
るための遅延回路である。MOSTQ１１〜Ｑ１８
は周知のように発振回路を構成し、まず節点６及
び節点８が低レベルになつているとして出発する
とMOSTQ１２を通して節点７が上昇し始め、
MOSTQ１４を通して節点８も充電されレベルが
上昇する。MOSTQ１６の電流能力はMOSTQ１
５より充分大きく採つており、節点８の上昇を受
けてMOSTQ１５により高レベルになつている節
点９は低レベルに移行する。MOSTQ１８が非導
通になりMOSTQ１７を通して節点１０が上昇す
る。MOSTQ１１を通して節点６が上昇し
MOSTQ１３の電流能力はMOSTQ１２より充分
大きく採つてあるため、節点７が放電され
MOSTQ１４を通して節点８も放電されて、レベ
ルが低下する。この後は、節点９の上昇、節点１
０の下降、MOSTQ１１を通して節点６の下降と
続いて、これで１周期が完了する。この周期は
（MOSTQ１１の抵抗）×（節点６の容量）及び
（MOSTQ１４の抵抗）×（節点８の容量）という
時定数により決められる。節点９には論理的にレ
ベルの確定した発振出力波形が得られ、これを
MOSTQ２０で受ける。Φ2が上昇しており、
MOSTQ２５及びＱ２６が非導通になつている
と、節点１１及び節点１２に応答発振出力があら
われる。節点９が高レベルから低レベルに移行す
ると、MOSTQ２０は非導通になり、MOSTQ１
９を通して節点１１が上昇してΦ2の高レベルを
VDDとすると（VDD−閾値電圧）レベルまで至る。
MOSTQ２２の電流能力はMOSTQ２１より充分
大きく採り、節点１１の上昇を受けて節点１２は
低レベルに落着く。逆に節点９が低レベルから高
レベルに移行すると、MOSTQ２０が導通し、
MOSTQ２０の電流能力はMOSTQ１９より充分
大きく採つてあるので、節点１１は低レベルに移
行する。MOSTQ２２が非導通になると節点１２
が上昇し始め（VDD−閾値電圧）レベルまで達す
る。このように周期的に互いに逆相にレベル変化
する節点１１及び節点１２をそれぞれMOSTQ２
４及びＱ２３のゲートで受け節点１３には高レベ
ルが（VDD−２×閾値電圧）レベルである発振出
力波形が得られる。ブートストラツプ容量C113F
がまず節点１のレベルに影響を及ぼすのは節点１
３が最初に低レベルになるときであり、このとき
節点１は（VDD−閾値電圧）レベルに低下すると
共にC113Fは（VDD−閾値電圧）レベルに充電さ
れる。節点１３が低レベルから高レベルに変化す
るとブートストラツプ容量C113Fにより節点１の
レベルが上昇して VDD−閾値電圧＋C113F／C1＋C113F×（VDD
−２×閾値電圧）(3) にほゞ等しいレベルまで上昇する。MOSTQ７は
節点１の電位が（VDD＋閾値電圧）レベル以下で
あると飽和領域であり、節点４はフローチイング
状態に近く、ブートストラツプ容量C14Fはこの
場合節点１のレベルにほとんど関係しない。節点
１のレベル上昇によりMOSTQ９は非飽和領域に
駆動され、節点５のVDDレベルがリフレツシユさ
れる。以後節点１３の発振出力を受け、ブートス
トラツプ容量C113Fを通して節点１は(3)式のレベ
ルと（VDD−閾値電圧）レベルとの周期的な繰り
返しとなり(3)式のレベルにある間に節点５のVDD
レベルがリフレツシユされることになる。クロツ
クＰが低レベルから高レベルにクロツクΦ1及び
Φ2が高レベルから低レベルに移行すれば回路は
リセツト状態に戻る。
以上で本発明の基本的な回路動作が説明された
が、第３図の回路では節点１が(3)式のレベルから
（VDD−閾値電圧）レベルに低下する際MOSTQ
９のゲート・ソース間容量により節点５のレベル
が殆んどの場合0.2〜0.3v程度VDDより低下するた
め節点５がデイジツト線で常に精確にVDDレベル
にあることが要求されるような場合には適当でな
い。第５図は本発明を効果的に利用し、この要求
を満足する機能を有する回路図を示し、主要節点
の動作波形を第６図に示す。VDDレベルに維持す
べき節点５を充電するMOSTは第３図では１個
であつたがここではMOSTQ９，Ｑ１１及びＱ１
２の３個で行ないそれぞれのゲートに対応する節
点１、節点６及び節点１０の内絶えずいずれかが
VDDを充分越えたレベルにあるようにして節点５
のVDDレベル維持を計つている。クロツクＰが高
レベルから低レベルに移行し、次いでクロツク
Φ1が低レベルからVDDレベルに等しい高レベルに
移行して活性期間に入ると、MOSTQ１を通して
節点１がまず（VDD−閾値電圧）レベルまで上昇
し、MOSTQ３〜Ｑ８の遅延回路の出力である節
点４の上昇を受けてブート・ストラツプ容量
C14Fにより VDD−閾値電圧＋C14F／C1＋C14F×V4 （ここでC1は節点１の容量であり、V4は節点４
の電圧である。） というVDDを充分越えたレベルに更に持ち上げ
られMOSTQ９を通して節点５をVDDレベルに駆
動する。節点６及び節点１０は節点１と全く同様
にレベル変化しそれぞれ VDD−閾値電圧＋C69F／C6＋C69F×V9 （ここでC6は節点６の容量であり、V9は節点９
の電圧である。） VDD−閾値電圧＋C1013F／C10＋C1013F×V13 （ここでC10は節点１０の容量であり、V13は節
点１３の電圧である。） で表わされるVDDを充分越えたレベルに至り、
MOSTQ１１及びＱ１２を非飽和領域にして、や
はり節点５をVDDレベルに駆動する。従つて同一
の回路ブロツク３組で並列に節点５をVDDレベル
に充電するのであるから、MOSTの電流能力は
第３図の場合に比べて３分の１に採れば充分であ
る。節点１は従来通り、上昇させたまゝ放置し、
このレベルがリークで低下することがあれば発振
出力を受けて節点６及び節点１０が交互にVDD以
上の充分高いレベルに上昇して節点５のVDDレベ
ル維持に寄与する。前述したようにクロツクΦ2
が活性化され節点２３が放置されてMOSTQ４７
及びＱ４８が非導通になると節点１９及び節点２
０は互に逆相の発振波形が得られる。クロツク
Φ2の高レベルVDDレベルとすると節点１９及び節
点２０は（VDD−閾値電圧）レベルまで上昇し、
節点１９が高レベル、節点２０が低レベルのとき
は節点２１は上昇して（VDD−２×閾値電圧）レ
ベルまで至り、節点２４は大地電位となり、逆に
節点１９が低レベル、節点２０が高レベルのとき
は節点２１は大地電位となり、節点２４は上昇し
て（VDD−２×閾値電圧）レベルまで至るという
節点２１及び節点２４にも互いに逆相の発振出力
波形を生じる。節点６はブートストラツプ容量
C621Fを通して節点２１の出力波形の影響を受
け、節点２１が低レベルのときには（VDD−閾値
電圧）レベル高レベルのときには、 VDD−閾値電圧＋C621F／C6＋C621F×（VDD
−２×閾値電圧）(4) というVDDを充分越えたレベルに落ち着く。同様
に節点１０はブートストラツプ容量C1024Fを通
して、節点２４の影響を受け、節点２４が低レベ
ルのときには（VDD−閾値電圧）レベル、高レベ
ルのときには、 VDD−閾値電圧＋C1024F／C10＋C1024F×（
VDD−２×閾値電圧）(5) というVDDを充分越えたレベルに至る。このよう
にして節点６及び節点１０が交互にVDDを充分越
えたレベルとなるのでMOSTQ１１及びＱ１２の
いずれかが絶えず非飽和領域に置かれ節点１のレ
ベルが低下しても節点５のVDDレベルが維持され
ることになる。節点６及び節点１０のレベルが変
化するときについては、例えば節点６が(4)式のレ
ベルから（VDD−閾値電圧）レベルに低下すると
MOSTQ１１のゲートソース間容量により、節点
５は若干低下する向きとなるが、同時に節点１０
が（VDD−閾値電圧）レベルから(5)式のレベルに
上昇するのでMOSTQ１２のゲート・ソース間容
量により節点５は逆に同じ量上昇する向きとなり
打ち消し合つて、結果として節点５はVDDレベル
に保たれる。以上より節点５の充電VDDレベルが
安定に維持される機構が説明される。
が、第３図の回路では節点１が(3)式のレベルから
（VDD−閾値電圧）レベルに低下する際MOSTQ
９のゲート・ソース間容量により節点５のレベル
が殆んどの場合0.2〜0.3v程度VDDより低下するた
め節点５がデイジツト線で常に精確にVDDレベル
にあることが要求されるような場合には適当でな
い。第５図は本発明を効果的に利用し、この要求
を満足する機能を有する回路図を示し、主要節点
の動作波形を第６図に示す。VDDレベルに維持す
べき節点５を充電するMOSTは第３図では１個
であつたがここではMOSTQ９，Ｑ１１及びＱ１
２の３個で行ないそれぞれのゲートに対応する節
点１、節点６及び節点１０の内絶えずいずれかが
VDDを充分越えたレベルにあるようにして節点５
のVDDレベル維持を計つている。クロツクＰが高
レベルから低レベルに移行し、次いでクロツク
Φ1が低レベルからVDDレベルに等しい高レベルに
移行して活性期間に入ると、MOSTQ１を通して
節点１がまず（VDD−閾値電圧）レベルまで上昇
し、MOSTQ３〜Ｑ８の遅延回路の出力である節
点４の上昇を受けてブート・ストラツプ容量
C14Fにより VDD−閾値電圧＋C14F／C1＋C14F×V4 （ここでC1は節点１の容量であり、V4は節点４
の電圧である。） というVDDを充分越えたレベルに更に持ち上げ
られMOSTQ９を通して節点５をVDDレベルに駆
動する。節点６及び節点１０は節点１と全く同様
にレベル変化しそれぞれ VDD−閾値電圧＋C69F／C6＋C69F×V9 （ここでC6は節点６の容量であり、V9は節点９
の電圧である。） VDD−閾値電圧＋C1013F／C10＋C1013F×V13 （ここでC10は節点１０の容量であり、V13は節
点１３の電圧である。） で表わされるVDDを充分越えたレベルに至り、
MOSTQ１１及びＱ１２を非飽和領域にして、や
はり節点５をVDDレベルに駆動する。従つて同一
の回路ブロツク３組で並列に節点５をVDDレベル
に充電するのであるから、MOSTの電流能力は
第３図の場合に比べて３分の１に採れば充分であ
る。節点１は従来通り、上昇させたまゝ放置し、
このレベルがリークで低下することがあれば発振
出力を受けて節点６及び節点１０が交互にVDD以
上の充分高いレベルに上昇して節点５のVDDレベ
ル維持に寄与する。前述したようにクロツクΦ2
が活性化され節点２３が放置されてMOSTQ４７
及びＱ４８が非導通になると節点１９及び節点２
０は互に逆相の発振波形が得られる。クロツク
Φ2の高レベルVDDレベルとすると節点１９及び節
点２０は（VDD−閾値電圧）レベルまで上昇し、
節点１９が高レベル、節点２０が低レベルのとき
は節点２１は上昇して（VDD−２×閾値電圧）レ
ベルまで至り、節点２４は大地電位となり、逆に
節点１９が低レベル、節点２０が高レベルのとき
は節点２１は大地電位となり、節点２４は上昇し
て（VDD−２×閾値電圧）レベルまで至るという
節点２１及び節点２４にも互いに逆相の発振出力
波形を生じる。節点６はブートストラツプ容量
C621Fを通して節点２１の出力波形の影響を受
け、節点２１が低レベルのときには（VDD−閾値
電圧）レベル高レベルのときには、 VDD−閾値電圧＋C621F／C6＋C621F×（VDD
−２×閾値電圧）(4) というVDDを充分越えたレベルに落ち着く。同様
に節点１０はブートストラツプ容量C1024Fを通
して、節点２４の影響を受け、節点２４が低レベ
ルのときには（VDD−閾値電圧）レベル、高レベ
ルのときには、 VDD−閾値電圧＋C1024F／C10＋C1024F×（
VDD−２×閾値電圧）(5) というVDDを充分越えたレベルに至る。このよう
にして節点６及び節点１０が交互にVDDを充分越
えたレベルとなるのでMOSTQ１１及びＱ１２の
いずれかが絶えず非飽和領域に置かれ節点１のレ
ベルが低下しても節点５のVDDレベルが維持され
ることになる。節点６及び節点１０のレベルが変
化するときについては、例えば節点６が(4)式のレ
ベルから（VDD−閾値電圧）レベルに低下すると
MOSTQ１１のゲートソース間容量により、節点
５は若干低下する向きとなるが、同時に節点１０
が（VDD−閾値電圧）レベルから(5)式のレベルに
上昇するのでMOSTQ１２のゲート・ソース間容
量により節点５は逆に同じ量上昇する向きとなり
打ち消し合つて、結果として節点５はVDDレベル
に保たれる。以上より節点５の充電VDDレベルが
安定に維持される機構が説明される。
第１図から第６図により述べた本発明の基本構
成及び実施例は入力クロツクΦ乃至Φ1に同期さ
せて出力を低レベルから電源VDDレベルまで上昇
させΦ乃至Φ1が高レベルの期間ずつと出力をVDD
レベルに維持することを目指したものであるが入
力クロツクに関係せず出力を常に電源VDDレベル
に維持し、電源回路として使用する第７図及び第
８図に示す実施例も考えられる。第７図は第３図
に対応する回路で節点２の出力VDDレベルが周期
的にリフレツシユされ、節点１が（VDD−閾値電
圧）レベルに低下する期間は節点２のレベルは
MOSTQ２のゲート・ソース間容量によりVDDよ
り若干低下する。第８図は第５図に対応する回路
で、この場合は節点１及び節点２が交互に周期的
にVDDより充分高いレベルに上昇するため、節点
３はVDDレベルに安定に維持される。
成及び実施例は入力クロツクΦ乃至Φ1に同期さ
せて出力を低レベルから電源VDDレベルまで上昇
させΦ乃至Φ1が高レベルの期間ずつと出力をVDD
レベルに維持することを目指したものであるが入
力クロツクに関係せず出力を常に電源VDDレベル
に維持し、電源回路として使用する第７図及び第
８図に示す実施例も考えられる。第７図は第３図
に対応する回路で節点２の出力VDDレベルが周期
的にリフレツシユされ、節点１が（VDD−閾値電
圧）レベルに低下する期間は節点２のレベルは
MOSTQ２のゲート・ソース間容量によりVDDよ
り若干低下する。第８図は第５図に対応する回路
で、この場合は節点１及び節点２が交互に周期的
にVDDより充分高いレベルに上昇するため、節点
３はVDDレベルに安定に維持される。
今までの説明はすべてエンハンスメント
MOSTで行なつたが負荷MOSTにデプレツシヨ
ンMOSTを用い、VDD＝＋5vTYPと電源電圧を
下げる場合に本発明は特に有効になることが考え
られる。
MOSTで行なつたが負荷MOSTにデプレツシヨ
ンMOSTを用い、VDD＝＋5vTYPと電源電圧を
下げる場合に本発明は特に有効になることが考え
られる。
以上述べたように本発明によれば主として基板
電源発生回路をチツプ内蔵するMOSRAMのよう
に発振回路を有するものについて、出力を電源
VDDレベルに充電するため充電用MOSTのゲート
を遅延回路出力及びブートストラツプ容量により
VDD以上の充分高いレベルに上昇させる場合、こ
のゲートレベル及び出力のVDDレベルのリークに
よる減衰を防止することをねらい充電用MOST
のゲートにブートストラツプ容量を更に１個追加
して１端を接続し、他端を発振回路のバツフア出
力に接続することによりゲートレベルが周期的に
VDD以上の充分高いレベルにリフレツシユされ、
出力レベルが安定にVDDレベルに維持されるとい
う回路機能が得られる。
電源発生回路をチツプ内蔵するMOSRAMのよう
に発振回路を有するものについて、出力を電源
VDDレベルに充電するため充電用MOSTのゲート
を遅延回路出力及びブートストラツプ容量により
VDD以上の充分高いレベルに上昇させる場合、こ
のゲートレベル及び出力のVDDレベルのリークに
よる減衰を防止することをねらい充電用MOST
のゲートにブートストラツプ容量を更に１個追加
して１端を接続し、他端を発振回路のバツフア出
力に接続することによりゲートレベルが周期的に
VDD以上の充分高いレベルにリフレツシユされ、
出力レベルが安定にVDDレベルに維持されるとい
う回路機能が得られる。
第１図は本発明の基本構成を示し、各節点の動
作波形を第２図に示す。本発明の具体的な実施回
路例を第３図に主要な節点の動作波形を第４図に
示す。第５図は本発明の効果的な実施例であり、
第６図に主要な節点の動作波形を示す。第７図お
よび第８図は本発明の他の異なる実施例を示す回
路図である。各図において、数字は節点番号、Ｑ
に続く数字はMOSトランジスタの番号、Ｃ××
Ｆはブートストラツプ容量を表わす。
作波形を第２図に示す。本発明の具体的な実施回
路例を第３図に主要な節点の動作波形を第４図に
示す。第５図は本発明の効果的な実施例であり、
第６図に主要な節点の動作波形を示す。第７図お
よび第８図は本発明の他の異なる実施例を示す回
路図である。各図において、数字は節点番号、Ｑ
に続く数字はMOSトランジスタの番号、Ｃ××
Ｆはブートストラツプ容量を表わす。
Claims (1)
- １ 電源端子と第１の節点との間にソース・ドレ
インが接続されゲートに該電源端子の電位以内の
振幅の第１の入力信号が印加された第１の電界効
果トランジスタと、該第１の節点と基準電位端子
との間にソース・ドレインが接続されゲートに該
第１の信号とはほぼ逆相の第２の入力信号が印加
された第２の電界効果トランジスタと、前記電源
端子と出力端子との間にソース・ドレインが接続
されゲートが前記第１の節点に接続された第３の
電界効果トランジスタと、該出力端子と該基準電
位端子との間にソース・ドレインが接続されゲー
トに該第２の入力信号が印加された第４の電界効
トランジスタと、前記第１の入力信号に応答して
上記第３の電界効果トランジスタのゲート電位を
第１のブートストラツプ容量を介して該電源端子
の電位以上に引き上げて前記第３のトランジスタ
を導通させる遅延駆動回路と、発振回路と、入力
が前記発振回路に接続され出力が第２のブートス
トラツプ容量を介して該第３の電界効果トランジ
スタのゲートに接続されたバツフア回路と、前記
遅延駆動回路の出力が該電源端子の電位近傍の時
に該バツフア回路を動作状態とし、該第２の入力
信号が該電源端子の電位近傍の時に該バツフア回
路を非動作状態とする制御回路とを有し、前記遅
延駆動回路が前記第２のトランジスタを導通状態
にしているほぼ全期間においてのみ前記第３のト
ランジスタのゲート電位を周期的に該電源端子の
電位以上にして前記出力端子に前記電源端子の電
位を出力せしめるようにした半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267078A JPS54153565A (en) | 1978-05-24 | 1978-05-24 | Semiconductor circuit using insulation gate type field effect transistor |
| US06/041,433 US4330719A (en) | 1978-05-24 | 1979-05-22 | Circuit using insulated-gate field-effect transistors |
| DE2920966A DE2920966C2 (de) | 1978-05-24 | 1979-05-23 | Schaltkreis zum Auffrischen des Gatespannungspegels eines Isolierschicht-Feldeffekttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267078A JPS54153565A (en) | 1978-05-24 | 1978-05-24 | Semiconductor circuit using insulation gate type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54153565A JPS54153565A (en) | 1979-12-03 |
| JPH0151093B2 true JPH0151093B2 (ja) | 1989-11-01 |
Family
ID=13206951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267078A Granted JPS54153565A (en) | 1978-05-24 | 1978-05-24 | Semiconductor circuit using insulation gate type field effect transistor |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4330719A (ja) |
| JP (1) | JPS54153565A (ja) |
| DE (1) | DE2920966C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5915211B2 (ja) * | 1979-11-27 | 1984-04-07 | 富士通株式会社 | 発振回路 |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS5683131A (en) * | 1979-12-11 | 1981-07-07 | Nec Corp | Semiconductor circuit |
| JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS56129570A (en) * | 1980-03-14 | 1981-10-09 | Mitsubishi Electric Corp | Booster circuit |
| DE3105147A1 (de) * | 1981-02-12 | 1982-09-09 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale halbleiterschaltung |
| JPS589432A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 論理回路 |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| US4622479A (en) * | 1982-12-14 | 1986-11-11 | Thomson Components-Mostek Corporation | Bootstrapped driver circuit for high speed applications |
| DE3371961D1 (en) * | 1983-05-27 | 1987-07-09 | Itt Ind Gmbh Deutsche | Mos push-pull bootstrap driver |
| US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
| US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
| US20050083095A1 (en) * | 2003-10-16 | 2005-04-21 | Tsvika Kurts | Adaptive input/output buffer and methods thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3663835A (en) * | 1970-01-28 | 1972-05-16 | Ibm | Field effect transistor circuit |
| US3743862A (en) * | 1971-08-19 | 1973-07-03 | Texas Instruments Inc | Capacitively coupled load control |
| US3806741A (en) * | 1972-05-17 | 1974-04-23 | Standard Microsyst Smc | Self-biasing technique for mos substrate voltage |
| US3808468A (en) * | 1972-12-29 | 1974-04-30 | Ibm | Bootstrap fet driven with on-chip power supply |
| US3806738A (en) * | 1972-12-29 | 1974-04-23 | Ibm | Field effect transistor push-pull driver |
| JPS50105264A (ja) * | 1974-01-25 | 1975-08-19 | ||
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
-
1978
- 1978-05-24 JP JP6267078A patent/JPS54153565A/ja active Granted
-
1979
- 1979-05-22 US US06/041,433 patent/US4330719A/en not_active Expired - Lifetime
- 1979-05-23 DE DE2920966A patent/DE2920966C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4330719A (en) | 1982-05-18 |
| DE2920966C2 (de) | 1984-02-02 |
| JPS54153565A (en) | 1979-12-03 |
| DE2920966A1 (de) | 1979-11-29 |
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