JPH0154887B2 - - Google Patents
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- JPH0154887B2 JPH0154887B2 JP56142721A JP14272181A JPH0154887B2 JP H0154887 B2 JPH0154887 B2 JP H0154887B2 JP 56142721 A JP56142721 A JP 56142721A JP 14272181 A JP14272181 A JP 14272181A JP H0154887 B2 JPH0154887 B2 JP H0154887B2
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- JP
- Japan
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- output
- gate
- nand gate
- gates
- coincidence
- Prior art date
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Links
- 238000010586 diagram Methods 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明は論理ゲートを用いたエツジトリガータ
イプのフリツプフロツプ回路に関し、簡単な回路
構成で出力信号のレベル変化のタイミングに同期
した微分パルスをも発生させ得る新規なフリツプ
フロツプ回路を提供するものである。
イプのフリツプフロツプ回路に関し、簡単な回路
構成で出力信号のレベル変化のタイミングに同期
した微分パルスをも発生させ得る新規なフリツプ
フロツプ回路を提供するものである。
従来からよく知られている最も代表的なエツジ
トリガーＴフリツプフロツプ回路は６個の一致ゲ
ートの相互接続によつて基本単位が構成されてい
る。
トリガーＴフリツプフロツプ回路は６個の一致ゲ
ートの相互接続によつて基本単位が構成されてい
る。
ところで、この種のフリツプフロツプ回路はト
リガ信号のリーデイングエツジにおいて、その出
力状態が反転するが、そのままでは出力信号の微
分波形を取り出すことは出来ない。
リガ信号のリーデイングエツジにおいて、その出
力状態が反転するが、そのままでは出力信号の微
分波形を取り出すことは出来ない。
フリツプフロツプ回路の出力信号の微分波形は
種々のタイミング信号を作り出す場合やメモリの
ロード信号を作り出すのに必要であるが、従来、
この様な場合には前記フリツプフロツプ回路の出
力信号を別の微分パルス発生回路に印加して微分
波形を得ていた。
種々のタイミング信号を作り出す場合やメモリの
ロード信号を作り出すのに必要であるが、従来、
この様な場合には前記フリツプフロツプ回路の出
力信号を別の微分パルス発生回路に印加して微分
波形を得ていた。
本発明はエツジトリガーＴフリツプフロツプ回
路を構成する一致ゲートの出力端子からそのまま
微分出力を取り出すことが出来、しかも任意のタ
イミングでリセツトあるいはセツト（プリセツ
ト）が行なえる論理構成を提供するものである。
路を構成する一致ゲートの出力端子からそのまま
微分出力を取り出すことが出来、しかも任意のタ
イミングでリセツトあるいはセツト（プリセツ
ト）が行なえる論理構成を提供するものである。
第１図は本発明の一実施例に係るエツジトリガ
ーＴフリツプフロツプ回路の論理構成図である。
同図において、２入力NANDゲート１と４入力
NANDゲート２のそれぞれの第１の入力端子１
ａ，２ａと同出力端子１ｂ，２ｂがクロスカツプ
リング接続されて第１のNANDゲート対１００
が構成されている。また、４入力NANDゲート
３と４入力NANDゲート４のそれぞれの第１の
入力端子３ａ，４ａと同出力端子３ｂ，４ｂがク
ロスカツプリング接続されて第２のNANDゲー
ト対２００が構成されている。さらに２入力
NANDゲート５と３入力NANDゲート６のそれ
ぞれの第１の入力端子５ａ，６ａと同出力端子５
ｂ，６ｂがクロスカツプリング接続されて第３の
NANDゲート対３００が構成されている。
ーＴフリツプフロツプ回路の論理構成図である。
同図において、２入力NANDゲート１と４入力
NANDゲート２のそれぞれの第１の入力端子１
ａ，２ａと同出力端子１ｂ，２ｂがクロスカツプ
リング接続されて第１のNANDゲート対１００
が構成されている。また、４入力NANDゲート
３と４入力NANDゲート４のそれぞれの第１の
入力端子３ａ，４ａと同出力端子３ｂ，４ｂがク
ロスカツプリング接続されて第２のNANDゲー
ト対２００が構成されている。さらに２入力
NANDゲート５と３入力NANDゲート６のそれ
ぞれの第１の入力端子５ａ，６ａと同出力端子５
ｂ，６ｂがクロスカツプリング接続されて第３の
NANDゲート対３００が構成されている。
前記NANDゲート３，４の出力端子３ｂ，４
ｂにはそれぞれ前記NANDゲート５，６の第２
の入力端子５ｃ，６ｃが接続されているととも
に、前記NANDゲート２の第２の入力端子２ｃ、
第３の入力端子２ｄがそれぞれ接続され、前記
NANDゲート３，４の第２の入力端子３ｃ，４
ｃはそれぞれ前記NANDゲート６の出力端子６
ｂ、前記NANDゲート５の出力端子５ｂに接続
され、同第３の入力端子３ｄ，４ｄは前記
NANDゲート１の出力端子１ｂに接続されてい
る。
ｂにはそれぞれ前記NANDゲート５，６の第２
の入力端子５ｃ，６ｃが接続されているととも
に、前記NANDゲート２の第２の入力端子２ｃ、
第３の入力端子２ｄがそれぞれ接続され、前記
NANDゲート３，４の第２の入力端子３ｃ，４
ｃはそれぞれ前記NANDゲート６の出力端子６
ｂ、前記NANDゲート５の出力端子５ｂに接続
され、同第３の入力端子３ｄ，４ｄは前記
NANDゲート１の出力端子１ｂに接続されてい
る。
また、トリガ信号入力端子とリセツト信号入
力端子には、それぞれ２入力NANDゲート７
の入力端子７ａ，７ｃが接続され、前記NAND
ゲート７の出力端子７ｂには前記NANDゲート
３の第４の入力端子３ｅ、前記NANDゲート４
の第４の入力端子４ｅ、前記NANDゲート１の
第２の入力端子１ｃが接続され、さらに前記リセ
ツト信号入力端子には前記NANDゲート２の
第４の入力端子２ｅ、前記NANDゲート６の第
３の入力端子６ｄが接続されている。
力端子には、それぞれ２入力NANDゲート７
の入力端子７ａ，７ｃが接続され、前記NAND
ゲート７の出力端子７ｂには前記NANDゲート
３の第４の入力端子３ｅ、前記NANDゲート４
の第４の入力端子４ｅ、前記NANDゲート１の
第２の入力端子１ｃが接続され、さらに前記リセ
ツト信号入力端子には前記NANDゲート２の
第４の入力端子２ｅ、前記NANDゲート６の第
３の入力端子６ｄが接続されている。
なお、前記NANDゲート３の出力端子３ｂに
は微分出力端子Ｐが接続され、前記NANDゲー
ト５の出力端子５ｂには信号出力端子Ｑが接続さ
れている。
は微分出力端子Ｐが接続され、前記NANDゲー
ト５の出力端子５ｂには信号出力端子Ｑが接続さ
れている。
さて、第２図は第１図の回路の動作を説明する
ための各NANDゲートの出力信号波形図で、第
２図ａ，ｂはそれぞれ第１図のトリガ信号入力端
子、リセツト信号入力端子に印加される信号
波形を示し、第２図ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ
はそれぞれNANDゲート７，１，２，３，４，
５，６の出力信号波形である。
ための各NANDゲートの出力信号波形図で、第
２図ａ，ｂはそれぞれ第１図のトリガ信号入力端
子、リセツト信号入力端子に印加される信号
波形を示し、第２図ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ
はそれぞれNANDゲート７，１，２，３，４，
５，６の出力信号波形である。
第２図の時刻t1以前に第１図の回路のトリガ信
号入力端子ならびにリセツト信号入力端子の
レベルがいずれも“０”であつたとすると、
NANDゲート１および５の出力レベルが“０”
で他のNANDゲートの出力レベルはすべて“１”
となつている。
号入力端子ならびにリセツト信号入力端子の
レベルがいずれも“０”であつたとすると、
NANDゲート１および５の出力レベルが“０”
で他のNANDゲートの出力レベルはすべて“１”
となつている。
時刻t1において、トリガ信号入力端子のレベ
ルが“１”に移行しても、リセツト信号入力端子
Ｒのレベルが“０”のままであるのでNANDゲ
ート７の出力レベルは変化せず、他のNANDゲ
ートの出力レベルも変化しない。
ルが“１”に移行しても、リセツト信号入力端子
Ｒのレベルが“０”のままであるのでNANDゲ
ート７の出力レベルは変化せず、他のNANDゲ
ートの出力レベルも変化しない。
時刻t2において、リセツト信号入力端子のレ
ベルが“１”に移行すると、続いてNANDゲー
ト７の出力レベルが“０”に移行し、さらに
NANDゲート１の出力レベルが“１”に移行し、
その結果、NANDゲート２の出力レベルが“０”
に移行するが、他のNANDゲートの出力レベル
は変化しない。
ベルが“１”に移行すると、続いてNANDゲー
ト７の出力レベルが“０”に移行し、さらに
NANDゲート１の出力レベルが“１”に移行し、
その結果、NANDゲート２の出力レベルが“０”
に移行するが、他のNANDゲートの出力レベル
は変化しない。
時刻t3において、トリガ信号のリーデイングエ
ツジが到来してトリガ信号入力端子のレベルが
“０”に移行すると、NANDゲート７の出力レベ
ルが“１”に移行し、続いてNANDゲート３の
出力レベルが“０”に移行し、さらにNANDゲ
ート２とNANDゲート５の出力レベルがともに
“１”に移行し、続いてNANDゲート１と
NANDゲート６の出力レベルがともに“０”に
移行し、その結果、前記NANDゲート３の出力
レベルが再び“１”に戻る。
ツジが到来してトリガ信号入力端子のレベルが
“０”に移行すると、NANDゲート７の出力レベ
ルが“１”に移行し、続いてNANDゲート３の
出力レベルが“０”に移行し、さらにNANDゲ
ート２とNANDゲート５の出力レベルがともに
“１”に移行し、続いてNANDゲート１と
NANDゲート６の出力レベルがともに“０”に
移行し、その結果、前記NANDゲート３の出力
レベルが再び“１”に戻る。
前記NANDゲート３の出力レベルが“１”に
戻つた時点では、すでに前記NANDゲート１の
出力レベルが“０”になつているので、NAND
ゲート４の出力レベルが“０”に移行することは
ない。
戻つた時点では、すでに前記NANDゲート１の
出力レベルが“０”になつているので、NAND
ゲート４の出力レベルが“０”に移行することは
ない。
時刻t4において、トリガ信号入力端子のレベ
ルが“１”に移行すると、NANDゲート７の出
力レベルが“０”に移行し、続いてNANDゲー
ト１の出力レベルが“１”に移行し、さらに
NANDゲート２の出力レベルが“０”に移行し
てトリガ信号の次のリーデイングエツジの到来に
備える。
ルが“１”に移行すると、NANDゲート７の出
力レベルが“０”に移行し、続いてNANDゲー
ト１の出力レベルが“１”に移行し、さらに
NANDゲート２の出力レベルが“０”に移行し
てトリガ信号の次のリーデイングエツジの到来に
備える。
時刻t5において、トリガ信号入力端子のレベ
ルが“０”に移行すると、すなわちトリガ信号の
リーデイングエツジが到来すると、NANDゲー
ト７の出力レベルが“１”に移行し、NANDゲ
ート５の出力レベルがあらかじめ“１”になつて
いるので、今度はNANDゲート４の出力レベル
が“０”に移行する。
ルが“０”に移行すると、すなわちトリガ信号の
リーデイングエツジが到来すると、NANDゲー
ト７の出力レベルが“１”に移行し、NANDゲ
ート５の出力レベルがあらかじめ“１”になつて
いるので、今度はNANDゲート４の出力レベル
が“０”に移行する。
前記NANDゲート４の出力レベルが“０”に
移行するとNANDゲート２およびNANDゲート
６の出力レベルが“１”に移行し、続いて
NANDゲート１およびNANDゲート５の出力レ
ベルが“０”に移行し、その結果、前記NAND
ゲート４の出力レベルは“１”に戻る。
移行するとNANDゲート２およびNANDゲート
６の出力レベルが“１”に移行し、続いて
NANDゲート１およびNANDゲート５の出力レ
ベルが“０”に移行し、その結果、前記NAND
ゲート４の出力レベルは“１”に戻る。
時刻t6において、トリガ信号入力端子のレベ
ルが“１”に移行すると、NANDゲート７，１，
２の出力レベルは時刻t4のときと同様に変化して
前記NANDゲート７，２の出力レベルがともに
“０”となり、前記NANDゲート１の出力レベル
が“１”となる。
ルが“１”に移行すると、NANDゲート７，１，
２の出力レベルは時刻t4のときと同様に変化して
前記NANDゲート７，２の出力レベルがともに
“０”となり、前記NANDゲート１の出力レベル
が“１”となる。
時刻t7において、トリガ信号のリーデイングエ
ツジが到来すると、各NANDゲートの出力レベ
ルは時刻t3のときと同様に変化し、NANDゲー
ト１，６の出力レベルが“０”に移行して
NANDゲート７，２，５の出力レベルが“１”
に移行する。
ツジが到来すると、各NANDゲートの出力レベ
ルは時刻t3のときと同様に変化し、NANDゲー
ト１，６の出力レベルが“０”に移行して
NANDゲート７，２，５の出力レベルが“１”
に移行する。
さて、時刻t8において、トリガ信号入力端子
のレベルが“０”になつているもとで、第２図の
破線で示す様にリセツト信号入力端子のレベル
が一時的に“０”に移行したとするとNANDゲ
ート２およびNANDゲート７の出力レベルはす
でに“１”になつているのでNANDゲート６の
出力レベルだけが“１”に移行し、続いて
NANDゲート５の出力レベルが“０”に移行し
て、リセツト動作はただちに完了する。
のレベルが“０”になつているもとで、第２図の
破線で示す様にリセツト信号入力端子のレベル
が一時的に“０”に移行したとするとNANDゲ
ート２およびNANDゲート７の出力レベルはす
でに“１”になつているのでNANDゲート６の
出力レベルだけが“１”に移行し、続いて
NANDゲート５の出力レベルが“０”に移行し
て、リセツト動作はただちに完了する。
この様にトリガ信号入力端子のレベルが
“０”のときのリセツト動作は簡単に終了してし
まうので、ここでは第２図の実線で示す様に時刻
t8においてリセツト信号が印加されなかつたもの
として説明を続ける。
“０”のときのリセツト動作は簡単に終了してし
まうので、ここでは第２図の実線で示す様に時刻
t8においてリセツト信号が印加されなかつたもの
として説明を続ける。
時刻t9において、トリガ信号入力端子のレベ
ルが“１”に移行すると、時刻t4あるいはt6のと
きと同様にNANDゲート７，１，２の出力レベ
ルが変化する。
ルが“１”に移行すると、時刻t4あるいはt6のと
きと同様にNANDゲート７，１，２の出力レベ
ルが変化する。
時刻t10において、リセツト信号入力端子の
レベルが“０”に移行すると、続いてNANDゲ
ート７，２，６の出力レベルが“１”に移行し、
さらにNANDゲート１，５の出力レベルが“０”
に移行してリセツト動作が行なわれる。
レベルが“０”に移行すると、続いてNANDゲ
ート７，２，６の出力レベルが“１”に移行し、
さらにNANDゲート１，５の出力レベルが“０”
に移行してリセツト動作が行なわれる。
なお、この過程において、一時的にNANDゲ
ート４の出力レベルが“０”に移行するが他の
NANDゲートには影響を及ぼさない。
ート４の出力レベルが“０”に移行するが他の
NANDゲートには影響を及ぼさない。
時刻t11において、リセツト信号の印加が解除
されてリセツト信号入力端子のレベルが“１”
に戻ると、NANDゲート７の出力レベルが“０”
に移行し、続いてNANDゲート１の出力レベル
が“１”に移行し、さらにNANDゲート２の出
力レベルが“０”に移行するが、NANDゲート
５，６の出力レベルは変化しない。
されてリセツト信号入力端子のレベルが“１”
に戻ると、NANDゲート７の出力レベルが“０”
に移行し、続いてNANDゲート１の出力レベル
が“１”に移行し、さらにNANDゲート２の出
力レベルが“０”に移行するが、NANDゲート
５，６の出力レベルは変化しない。
時刻t12においてトリガ信号入力端子のレベ
ルが“０”に移行すると各NANDゲートの出力
レベルは時刻t3あるいはt7のときと同様に変化
し、NANDゲート５の出力レベルが“１”に移
行してNANDゲート６の出力レベルは“０”に
移行する。
ルが“０”に移行すると各NANDゲートの出力
レベルは時刻t3あるいはt7のときと同様に変化
し、NANDゲート５の出力レベルが“１”に移
行してNANDゲート６の出力レベルは“０”に
移行する。
以後、トリガ信号入力端子あるいはリセツト
信号入力端子のレベルが変化する毎に各
NANDゲートの出力レベルは同様の変化を繰り
返す。
信号入力端子のレベルが変化する毎に各
NANDゲートの出力レベルは同様の変化を繰り
返す。
第１図の信号出力端子Ｑには第２図ｈに示す信
号波形が現われるから、第１図の回路は従来のＴ
フリツプフロツプ回路と同様の動作をすることが
わかる。
号波形が現われるから、第１図の回路は従来のＴ
フリツプフロツプ回路と同様の動作をすることが
わかる。
また、微分信号出力端子Ｐには第２図ｆに示す
信号波形が現われ、第１図の回路が出力信号のリ
ーデイングエツジに同期した微分パルスを発生す
る機能をも有していることがわかる。
信号波形が現われ、第１図の回路が出力信号のリ
ーデイングエツジに同期した微分パルスを発生す
る機能をも有していることがわかる。
この様に本発明のエツジトリガーＴフリツプフ
ロツプ回路は従来回路と同規模の構成でありなが
ら、従来回路になかつた機能、すなわち微分パル
スの発生機能をも備えている。
ロツプ回路は従来回路と同規模の構成でありなが
ら、従来回路になかつた機能、すなわち微分パル
スの発生機能をも備えている。
ちなみに第１図の回路において、発生される微
分パルスのパルス幅は３個のNANDゲートの信
号伝達遅れ時間の合計に等しい。
分パルスのパルス幅は３個のNANDゲートの信
号伝達遅れ時間の合計に等しい。
ところで、本発明のエツジトリガーＴフリツプ
フロツプ回路は第１図に示した回路に限定される
ものではなく、例えば第１図のNANDゲートを
すべてNORゲートに置き換えても同様に構成す
ることが出来るし、NORゲートに限らずANDゲ
ートやORゲートなどの他の一致ゲートを混在さ
せて構成することも出来る。
フロツプ回路は第１図に示した回路に限定される
ものではなく、例えば第１図のNANDゲートを
すべてNORゲートに置き換えても同様に構成す
ることが出来るし、NORゲートに限らずANDゲ
ートやORゲートなどの他の一致ゲートを混在さ
せて構成することも出来る。
なお、第１図の実施例ではNANDゲート６の
第３の入力端子６ｄにリセツト信号を印加する様
に構成しているが、NANDゲート５の第３の入
力端子（図示せず）にセツト信号を印加してセツ
ト動作（プリセツト動作）を行なわせることも出
来る。その場合は第１図の端子はセツト信号入
力端子となる。
第３の入力端子６ｄにリセツト信号を印加する様
に構成しているが、NANDゲート５の第３の入
力端子（図示せず）にセツト信号を印加してセツ
ト動作（プリセツト動作）を行なわせることも出
来る。その場合は第１図の端子はセツト信号入
力端子となる。
ところで、第１図の回路において、微分出力信
号はNANDゲート３から取り出すように構成さ
れているが、第２図からもわかるように、必要に
応じてNANDゲート４から取り出すことも可能
である。
号はNANDゲート３から取り出すように構成さ
れているが、第２図からもわかるように、必要に
応じてNANDゲート４から取り出すことも可能
である。
また、I2L回路などでは第１図の回路を等価変
換して実際の回路を構成することになる。例えば
第３図は第１図の論理構成をもとにしたI2L構成
のエツジトリガーＴフリツプフロツプ回路の回路
結線図である。
換して実際の回路を構成することになる。例えば
第３図は第１図の論理構成をもとにしたI2L構成
のエツジトリガーＴフリツプフロツプ回路の回路
結線図である。
この様に本発明のエツジトリガーＴフリツプフ
ロツプ回路は、論理記号で示された構成ば、第１
および第２の一致ゲートのそれぞれの入力端子と
出力端子が互いにクロスカツプリング接続された
第１の一致ゲート対（前記実施例における
NANDゲート対１００に相当）と、第３および
第４の一致ゲートのそれぞれの入力端子と出力端
子が互いにクロスカツプリング接続された第２の
一致ゲート対（同NANDゲート対２００に相当）
と、第５および第６の一致ゲートのそれぞれの入
力端子と出力端子が互いにクロスカツプリング接
続された第３の一致ゲート対（同NANDゲート
対３００に相当）と、入力端子にトリガ信号とリ
セツトあるいはセツト信号が印加される第７の一
致ゲートを備え、前記第３、第４の一致ゲートの
出力信号をそれぞれ前記第５、第６の一致ゲート
の入力端子に与えるとともに、前記第２の一致ゲ
ートの入力端子にもそれぞれを与えるごとく、か
つ前記第３の一致ゲートの入力端子にそれぞれ前
記第１の一致ゲートの出力信号、前記第６の一致
ゲートの出力信号、前記第７の一致ゲートの出力
信号を供給し、前記第４の一致ゲートの入力端子
にそれぞれ前記第１の一致ゲートの出力信号、前
記第５の一致ゲートの出力信号、前記第７の一致
ゲートの出力信号を供給するごとくし、さらに前
記第７の一致ゲートの出力信号を前記第１の一致
ゲートの入力端子に与え、前記リセツトあるいは
セツト信号を前記第２の一致ゲートと前記第６の
一致ゲートの入力端子にそれぞれ供給するごとく
構成したもので、この構成によつて、必要に応じ
て出力信号のレベル変化のタイミングに同期した
微分パルスを取り出すことの出来る新規なＴフリ
ツプフロツプ回路が実現出来、大なる効果を奏す
るものである。
ロツプ回路は、論理記号で示された構成ば、第１
および第２の一致ゲートのそれぞれの入力端子と
出力端子が互いにクロスカツプリング接続された
第１の一致ゲート対（前記実施例における
NANDゲート対１００に相当）と、第３および
第４の一致ゲートのそれぞれの入力端子と出力端
子が互いにクロスカツプリング接続された第２の
一致ゲート対（同NANDゲート対２００に相当）
と、第５および第６の一致ゲートのそれぞれの入
力端子と出力端子が互いにクロスカツプリング接
続された第３の一致ゲート対（同NANDゲート
対３００に相当）と、入力端子にトリガ信号とリ
セツトあるいはセツト信号が印加される第７の一
致ゲートを備え、前記第３、第４の一致ゲートの
出力信号をそれぞれ前記第５、第６の一致ゲート
の入力端子に与えるとともに、前記第２の一致ゲ
ートの入力端子にもそれぞれを与えるごとく、か
つ前記第３の一致ゲートの入力端子にそれぞれ前
記第１の一致ゲートの出力信号、前記第６の一致
ゲートの出力信号、前記第７の一致ゲートの出力
信号を供給し、前記第４の一致ゲートの入力端子
にそれぞれ前記第１の一致ゲートの出力信号、前
記第５の一致ゲートの出力信号、前記第７の一致
ゲートの出力信号を供給するごとくし、さらに前
記第７の一致ゲートの出力信号を前記第１の一致
ゲートの入力端子に与え、前記リセツトあるいは
セツト信号を前記第２の一致ゲートと前記第６の
一致ゲートの入力端子にそれぞれ供給するごとく
構成したもので、この構成によつて、必要に応じ
て出力信号のレベル変化のタイミングに同期した
微分パルスを取り出すことの出来る新規なＴフリ
ツプフロツプ回路が実現出来、大なる効果を奏す
るものである。
第１図は本発明の一実施例の回路構成図、第２
図ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉは第１図
の各部の信号波形図、第３図は本発明の別の実施
例を示す回路結線図である。 １……２入力NANDゲート、２……４入力
NANDゲート、３……４入力NANDゲート、４
……４入力NANDゲート、１００，２００，３
００……NANDゲート対、……トリガ信号入
力端子、……リセツト信号入力端子。
図ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉは第１図
の各部の信号波形図、第３図は本発明の別の実施
例を示す回路結線図である。 １……２入力NANDゲート、２……４入力
NANDゲート、３……４入力NANDゲート、４
……４入力NANDゲート、１００，２００，３
００……NANDゲート対、……トリガ信号入
力端子、……リセツト信号入力端子。
Claims (1)
- １ 第１および第２の一致ゲートのそれぞれの入
力端子と出力端子が互いにクロスカツプリング接
続された第１の一致ゲート対と、第３および第４
の一致ゲートのそれぞれの入力端子と出力端子が
互いにクロスカツプリング接続された第２の一致
ゲート対と、第５および第６の一致ゲートのそれ
ぞれの入力端子と出力端子が互いにクロスカツプ
リング接続された第３の一致ゲート対と、入力端
子にトリガ信号とリセツトあるいはセツト信号が
与えられる第７の一致ゲートを備え、前記第３、
第４の一致ゲートの出力信号をそれぞれ前記第
５、第６の一致ゲートの入力端子に与えるととも
に、前記第２の一致ゲートの入力端子にもそれぞ
れ与えるごとくし、かつ前記第３の一致ゲートの
入力端子にそれぞれ前記第１の一致ゲートの出力
信号、前記第６の一致ゲートの出力信号、前記第
７の一致ゲートの出力信号を供給し、前記第４の
一致ゲートの入力端子にそれぞれ前記第１の一致
ゲートの出力信号、前記第５の一致ゲートの出力
信号、前記第７の一致ゲートの出力信号を供給す
るごとくし、さらに前記第７の一致ゲートの出力
信号を前記第１の一致ゲートの入力端子に与え、
前記リセツトあるいはセツト信号を前記第２の一
致ゲートと前記第６の一致ゲートの入力端子にそ
れぞれ供給するごとく構成し、前記第３の一致ゲ
ートもしくは前記第４の一致ゲートの出力端子か
ら微分パルスを出力信号として取り出したことを
特徴とするエツジトリガーＴフリツプフロツプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142721A JPS5843614A (ja) | 1981-09-09 | 1981-09-09 | エッジトリガ−ｔフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142721A JPS5843614A (ja) | 1981-09-09 | 1981-09-09 | エッジトリガ−ｔフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843614A JPS5843614A (ja) | 1983-03-14 |
| JPH0154887B2 true JPH0154887B2 (ja) | 1989-11-21 |
Family
ID=15322026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142721A Granted JPS5843614A (ja) | 1981-09-09 | 1981-09-09 | エッジトリガ−ｔフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843614A (ja) |
-
1981
- 1981-09-09 JP JP56142721A patent/JPS5843614A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5843614A (ja) | 1983-03-14 |
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