JPH0143489B2 - - Google Patents
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- JPH0143489B2 JPH0143489B2 JP56142722A JP14272281A JPH0143489B2 JP H0143489 B2 JPH0143489 B2 JP H0143489B2 JP 56142722 A JP56142722 A JP 56142722A JP 14272281 A JP14272281 A JP 14272281A JP H0143489 B2 JPH0143489 B2 JP H0143489B2
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- JP
- Japan
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- flip
- flop circuit
- output
- terminal
- clock pulse
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- 230000001360 synchronised effect Effects 0.000 claims description 12
- 239000000284 extract Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は入力信号のリーデイングエツジの近傍
においてクロツクパルスに同期したタイミングパ
ルスを発生させる同期パルス発生装置に関し、よ
り簡単な構成で、一定パルス幅の出力信号を発生
することの出来る回路構成を提供するものであ
る。
においてクロツクパルスに同期したタイミングパ
ルスを発生させる同期パルス発生装置に関し、よ
り簡単な構成で、一定パルス幅の出力信号を発生
することの出来る回路構成を提供するものであ
る。
第１図に従来の同期パルス発生装置の回路構成
図を示す。以下、この第１図を参照して従来技術
の問題点を説明する。
図を示す。以下、この第１図を参照して従来技術
の問題点を説明する。
第１図において、信号入力端子Ｘ、クロツクパ
ルス入力端子Ｙのレベルがともに“１”になる
と、NANDゲート１とNANDゲート２の各々の
入出力端子がクロスカツプリングされて構成され
た第１のRSフリツプフロツプ回路１００の出力
レベルは、あらかじめ“１”になつているので、
NANDゲート３の出力レベルは“１”から“０”
に移行し、これによつてNANDゲート４と
NANDゲート５の各々の入出力端子がクロスカ
ツプリングされて構成された第２のRSフリツプ
フロツプ２００の出力レベルが“１”に移行す
る。
ルス入力端子Ｙのレベルがともに“１”になる
と、NANDゲート１とNANDゲート２の各々の
入出力端子がクロスカツプリングされて構成され
た第１のRSフリツプフロツプ回路１００の出力
レベルは、あらかじめ“１”になつているので、
NANDゲート３の出力レベルは“１”から“０”
に移行し、これによつてNANDゲート４と
NANDゲート５の各々の入出力端子がクロスカ
ツプリングされて構成された第２のRSフリツプ
フロツプ２００の出力レベルが“１”に移行す
る。
前記RSフリツプフロツプ回路２００の出力レ
ベルが“１”に移行すると、クロツクパルスのト
レイリングエツジにおいてインバータ６の出力レ
ベルが“１”に移行したときNANDゲート７の
出力レベルは“０”に移行し、その結果、前記
RSフリツプフロツプ回路１００および２００の
出力は“１”に移行する。
ベルが“１”に移行すると、クロツクパルスのト
レイリングエツジにおいてインバータ６の出力レ
ベルが“１”に移行したときNANDゲート７の
出力レベルは“０”に移行し、その結果、前記
RSフリツプフロツプ回路１００および２００の
出力は“１”に移行する。
信号入力端子Ｘに印加される入力信号のトレイ
リングエツジが到来するまでは前記RSフリツプ
フロツプ回路１００の出力は“１”にはならない
ので、前記入力信号のリーデイングエツジが再び
到来するまでは、前記RSフリツプフロツプ回路
２００の出力レベルすなわち信号出力端子Ｚのレ
ベルが再び“１”になることはない。
リングエツジが到来するまでは前記RSフリツプ
フロツプ回路１００の出力は“１”にはならない
ので、前記入力信号のリーデイングエツジが再び
到来するまでは、前記RSフリツプフロツプ回路
２００の出力レベルすなわち信号出力端子Ｚのレ
ベルが再び“１”になることはない。
この様にして第１図の回路は入力信号のリーデ
イングエツジ近傍においてクロツクパルスに同期
したタイミングパルスを発生するが、信号出力端
子Ｚに現われる出力パルスのパルス幅は入力信号
のリーデイングエツジとクロツクパルスのリーデ
イングエツジの位相関係によつて広くなつたり狭
くなつたりすると言う不都合が生じる。
イングエツジ近傍においてクロツクパルスに同期
したタイミングパルスを発生するが、信号出力端
子Ｚに現われる出力パルスのパルス幅は入力信号
のリーデイングエツジとクロツクパルスのリーデ
イングエツジの位相関係によつて広くなつたり狭
くなつたりすると言う不都合が生じる。
例えばクロツクパルスのトレイリングエツジが
到来した直後に入力信号のリーデイングエツジが
到来したときには前記クロツクパルスのリーデイ
ングエツジにおいてRSフリツプフロツプ回路２
００の出力レベルが“１”に移行し、前記クロツ
クパルスのトレイリングエツジにおいて前記RS
フリツプフロツプ回路２００の出力レベルは再び
“０”に戻り、ハーフロツク分の出力パルス幅が
得られるが、クロツクパルスのトレイリングエツ
ジの直前に入力信号のリーデイングエツジが到来
した場合には前記RSフリツプフロツプ回路２０
０の出力レベルが“１”に移行しても、すぐに前
記RSフリツプフロツプ回路２００の出力レベル
は“０”に戻るため、きわめてパルス幅の狭い出
力パルスしか得られない。
到来した直後に入力信号のリーデイングエツジが
到来したときには前記クロツクパルスのリーデイ
ングエツジにおいてRSフリツプフロツプ回路２
００の出力レベルが“１”に移行し、前記クロツ
クパルスのトレイリングエツジにおいて前記RS
フリツプフロツプ回路２００の出力レベルは再び
“０”に戻り、ハーフロツク分の出力パルス幅が
得られるが、クロツクパルスのトレイリングエツ
ジの直前に入力信号のリーデイングエツジが到来
した場合には前記RSフリツプフロツプ回路２０
０の出力レベルが“１”に移行しても、すぐに前
記RSフリツプフロツプ回路２００の出力レベル
は“０”に戻るため、きわめてパルス幅の狭い出
力パルスしか得られない。
出力パルス幅が極端に狭くなりすぎると、出力
パルスによつて他の回路をドライブ（トリガ）し
きれなかつたり、伝送損失等により消滅してしま
うと言う問題が生じる。
パルスによつて他の回路をドライブ（トリガ）し
きれなかつたり、伝送損失等により消滅してしま
うと言う問題が生じる。
これらの問題を解消する方法として第２図の様
な回路構成が考えられる。
な回路構成が考えられる。
第２図の回路では、信号入力端子Ｘのレベルが
“１”で、クロツクパルス入力端子Ｙのレベルが
“０”のとき、第２のRSフリツプフロツプ回路２
００の出力レベルが“１”に移行し、前記クロツ
クパルス入力端子Ｙのレベルが“１”になると、
NANDゲート８の出力レベルが“０”に移行し
てNANDゲート９の出力レベルが“１”、
NANDゲート１０の出力レベルが“０”に移行
し、クロツクパルスのトレイリングエツジにおい
てNANDゲート１１の出力レベルが“０”に移
行するので、前記NANDゲート９，１０の出力
レベルは再び、それぞれ“０”、“１”に戻る。
“１”で、クロツクパルス入力端子Ｙのレベルが
“０”のとき、第２のRSフリツプフロツプ回路２
００の出力レベルが“１”に移行し、前記クロツ
クパルス入力端子Ｙのレベルが“１”になると、
NANDゲート８の出力レベルが“０”に移行し
てNANDゲート９の出力レベルが“１”、
NANDゲート１０の出力レベルが“０”に移行
し、クロツクパルスのトレイリングエツジにおい
てNANDゲート１１の出力レベルが“０”に移
行するので、前記NANDゲート９，１０の出力
レベルは再び、それぞれ“０”、“１”に戻る。
したがつて、第２図の回路では出力信号のパル
ス幅は確実にハーフクロツク分だけ得られ、入力
信号のリーデイングエツジとクロツクパルスのリ
ーデイングエツジの位相関係に関わりなく、その
パルス幅は一定であるが、第１図の回路に比べる
とNANDゲートの数が３個増加しており、特に
デイジタルLSIなどでは、この種の回路が多数組
用いられるので、全体としてのゲート数の増加や
消費電力の増大をまねくなど、問題が多かつた。
ス幅は確実にハーフクロツク分だけ得られ、入力
信号のリーデイングエツジとクロツクパルスのリ
ーデイングエツジの位相関係に関わりなく、その
パルス幅は一定であるが、第１図の回路に比べる
とNANDゲートの数が３個増加しており、特に
デイジタルLSIなどでは、この種の回路が多数組
用いられるので、全体としてのゲート数の増加や
消費電力の増大をまねくなど、問題が多かつた。
本発明の同期パルス発生装置は以上の様な問題
を解消するものである。
を解消するものである。
第３図は本発明の一実施例に係る同期パルス発
生装置の回路構成を示したものである。第３図に
おいて、NANDゲート１とNANDゲート２のそ
れぞれの入出力端子は互いにクロスカツプリング
接続されて第１のRSフリツプフロツプ回路１０
０が構成され、そのRSフリツプフロツプ回路１
００のセツト端子は信号入力端子Ｘに接続されて
いる。
生装置の回路構成を示したものである。第３図に
おいて、NANDゲート１とNANDゲート２のそ
れぞれの入出力端子は互いにクロスカツプリング
接続されて第１のRSフリツプフロツプ回路１０
０が構成され、そのRSフリツプフロツプ回路１
００のセツト端子は信号入力端子Ｘに接続されて
いる。
また、前記RSフリツプフロツプ回路１００の
出力端子１００ｃ、信号入力端子Ｘ、第１のクロ
ツクパルス入力端子Y1、第２のクロツクパルス
入力端子Y2には、それぞれ４入力NANDゲート
１２の入力端子が接続され、前記NANDゲート
１２の出力端子には、NANDゲート４とNAND
ゲート５のそれぞれの入出力端子が互いにクロス
カツプリング接続されて構成された第２のRSフ
リツプフロツプ回路２００のセツト端子２００ａ
が接続され、そのRSフリツプフロツプ回路２０
０の出力端子２００ｃは信号出力端子Ｚに接続さ
れている。
出力端子１００ｃ、信号入力端子Ｘ、第１のクロ
ツクパルス入力端子Y1、第２のクロツクパルス
入力端子Y2には、それぞれ４入力NANDゲート
１２の入力端子が接続され、前記NANDゲート
１２の出力端子には、NANDゲート４とNAND
ゲート５のそれぞれの入出力端子が互いにクロス
カツプリング接続されて構成された第２のRSフ
リツプフロツプ回路２００のセツト端子２００ａ
が接続され、そのRSフリツプフロツプ回路２０
０の出力端子２００ｃは信号出力端子Ｚに接続さ
れている。
さらに、第２のクロツクパルス入力端子Y2に
はインバータ６の入力端子が接続され、前記RS
フリツプフロツプ回路２００の出力端子２００
ｃ、前記インバータ６の出力端子、第１のクロツ
クパルス入力端子Y1には、それぞれ３入力
NANDゲート１３の入力端子が接続され、前記
NANDゲート１３の出力端子は前記RSフリツプ
フロツプ回路１００のリセツト端子１００ｂなら
びに前記RSフリツプフロツプ回路２００のリセ
ツト端子２００ｂに接続されている。
はインバータ６の入力端子が接続され、前記RS
フリツプフロツプ回路２００の出力端子２００
ｃ、前記インバータ６の出力端子、第１のクロツ
クパルス入力端子Y1には、それぞれ３入力
NANDゲート１３の入力端子が接続され、前記
NANDゲート１３の出力端子は前記RSフリツプ
フロツプ回路１００のリセツト端子１００ｂなら
びに前記RSフリツプフロツプ回路２００のリセ
ツト端子２００ｂに接続されている。
さて、第３図において第１のクロツクパルス入
力端子Y1には、第２のクロツクパルス入力端子
Y2に印加されるクロツクパルスの２倍の周波数
を有するクロツクパルスが印加される。
力端子Y1には、第２のクロツクパルス入力端子
Y2に印加されるクロツクパルスの２倍の周波数
を有するクロツクパルスが印加される。
なお、この種の回路が多用されるデイジタルシ
ステムにおいては、クロツクパルスは水晶発振器
などの出力信号を分周して作られることが多いた
め、周波数比が２対１の第１、第２のクロツクパ
ルスは容易に得られる。
ステムにおいては、クロツクパルスは水晶発振器
などの出力信号を分周して作られることが多いた
め、周波数比が２対１の第１、第２のクロツクパ
ルスは容易に得られる。
第４図は第３図の各部の信号波形図を示したも
ので、第４図ａ，ｂ，ｃはそれぞれ第１のクロツ
クパルス入力端子Y1、第２のクロツクパルス入
力端子Y2、信号入力端子Ｘに印加される信号波
形であり、第４図ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊは
それぞれNANDゲート１，２，１２，４，５、
インバータ６、NANDゲート１３の出力信号波
形である。
ので、第４図ａ，ｂ，ｃはそれぞれ第１のクロツ
クパルス入力端子Y1、第２のクロツクパルス入
力端子Y2、信号入力端子Ｘに印加される信号波
形であり、第４図ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊは
それぞれNANDゲート１，２，１２，４，５、
インバータ６、NANDゲート１３の出力信号波
形である。
時刻t1において、第１のクロツクパルス入力端
子Y1のレベルが“０”から“１”に移行すると、
それ以前にNANDゲート１の出力レベル、信号
入力端子Ｘのレベル、クロツクパルス入力端子
Y2のレベルがいずれも“１”になつているので、
NANDゲート１２の出力レベルが“０”に移行
し、続いてNANDゲート４の出力レベルが“１”
に移行し、さらにNANDゲート５の出力レベル
が“０”に移行する。
子Y1のレベルが“０”から“１”に移行すると、
それ以前にNANDゲート１の出力レベル、信号
入力端子Ｘのレベル、クロツクパルス入力端子
Y2のレベルがいずれも“１”になつているので、
NANDゲート１２の出力レベルが“０”に移行
し、続いてNANDゲート４の出力レベルが“１”
に移行し、さらにNANDゲート５の出力レベル
が“０”に移行する。
時刻t2において、第１のクロツクパルス入力端
子Y1のレベルが“０”に移行すると、続いて前
記NANDゲート１２の出力レベルが“１”に戻
るが、他のゲートの出力レベルは変化しない。
子Y1のレベルが“０”に移行すると、続いて前
記NANDゲート１２の出力レベルが“１”に戻
るが、他のゲートの出力レベルは変化しない。
時刻t3において、第１のクロツクパルス入力端
子Y1のレベルが“１”に移行すると、それ以前
にNANDゲート４、インバータ６の出力レベル
がいずれも“１”になつているので、NANDゲ
ート１３の出力レベルが“０”に移行し、それに
よつてNANDゲート２およびNANDゲート５の
出力レベルが“１”に移行する。
子Y1のレベルが“１”に移行すると、それ以前
にNANDゲート４、インバータ６の出力レベル
がいずれも“１”になつているので、NANDゲ
ート１３の出力レベルが“０”に移行し、それに
よつてNANDゲート２およびNANDゲート５の
出力レベルが“１”に移行する。
前記NANDゲート２の出力レベルが“１”に
移行するとNANDゲート１の出力レベルが“０”
に移行し、一方、前記NANDゲート５の出力レ
ベルの“１”への移行によつてNANDゲート４
の出力レベルが“０”に移行し、その結果、前記
NANDゲート１３の出力レベルは“１”に戻る。
移行するとNANDゲート１の出力レベルが“０”
に移行し、一方、前記NANDゲート５の出力レ
ベルの“１”への移行によつてNANDゲート４
の出力レベルが“０”に移行し、その結果、前記
NANDゲート１３の出力レベルは“１”に戻る。
時刻t4において、第１のクロツクパルス入力端
子Y1のレベルが“１”に移行するが、この時点
ではすでにNANDゲート１の出力レベルが“０”
に移行しているため、NANDゲート１２の出力
レベルは変化せず、その他のゲートの出力レベル
も変化しない。
子Y1のレベルが“１”に移行するが、この時点
ではすでにNANDゲート１の出力レベルが“０”
に移行しているため、NANDゲート１２の出力
レベルは変化せず、その他のゲートの出力レベル
も変化しない。
時刻t5において、信号入力端子Ｘのレベルが
“０”に移行すると、NANDゲート１の出力レベ
ルは“１”に移行し、NANDゲート２の出力レ
ベルが“０”に移行して次の出力パルス発生サイ
クルに移行する。
“０”に移行すると、NANDゲート１の出力レベ
ルは“１”に移行し、NANDゲート２の出力レ
ベルが“０”に移行して次の出力パルス発生サイ
クルに移行する。
時刻t6において、あらかじめ第１のクロツクパ
ルス入力端子Y1、第２のクロツクパルス入力端
子Y2のレベルがいずれも“１”になつているも
とで、信号入力端子Ｘのレベルが“１”に移行す
ると、NANDゲート１２の出力レベルが、“０”
に移行し、時刻t1のときと同様にNANDゲート
４およびNANDゲート５の出力レベルが次々と
変化する。
ルス入力端子Y1、第２のクロツクパルス入力端
子Y2のレベルがいずれも“１”になつているも
とで、信号入力端子Ｘのレベルが“１”に移行す
ると、NANDゲート１２の出力レベルが、“０”
に移行し、時刻t1のときと同様にNANDゲート
４およびNANDゲート５の出力レベルが次々と
変化する。
時刻t7において、第１のクロツクパルス入力端
子Y1のレベルが再び“１”になると、時刻t3のと
きと同様に、NANDゲート１３、NANDゲート
２、NANDゲート５、NANDゲート１、
NANDゲート４の出力レベルが次々と変化する。
子Y1のレベルが再び“１”になると、時刻t3のと
きと同様に、NANDゲート１３、NANDゲート
２、NANDゲート５、NANDゲート１、
NANDゲート４の出力レベルが次々と変化する。
結局、第３図の回路の第１のクロツクパルス入
力端子Y1、第２のクロツクパルス入力端子Y2、
信号入力端子Ｘにそれぞれ第４図ａ，ｂ，ｃに示
す如き信号が印加されたとき、信号出力端子Ｚに
は第４図ｇに示す様な出力信号が現われる。
力端子Y1、第２のクロツクパルス入力端子Y2、
信号入力端子Ｘにそれぞれ第４図ａ，ｂ，ｃに示
す如き信号が印加されたとき、信号出力端子Ｚに
は第４図ｇに示す様な出力信号が現われる。
さて、第４図からも明らかな様に、第３図に示
した本発明の同期パルス発生装置では、第１およ
び第２のクロツクパルス信号のいずれのレベルも
“１”のときにNANDゲート１２が出力信号を発
生し、第１のクロツクパルス信号のレベルが
“１”で、第２のクロツクパルス信号のレベルが
“０”のときにNANDゲート１３が出力信号を発
生する様に構成されているので、前記NANDゲ
ート１２が出力信号を発生してから前記NAND
ゲート１３が出力信号を発生するまでには少なく
とも第１のクロツクパルスのハーフクロツク分だ
けのタイムインターバルが存在することになる。
した本発明の同期パルス発生装置では、第１およ
び第２のクロツクパルス信号のいずれのレベルも
“１”のときにNANDゲート１２が出力信号を発
生し、第１のクロツクパルス信号のレベルが
“１”で、第２のクロツクパルス信号のレベルが
“０”のときにNANDゲート１３が出力信号を発
生する様に構成されているので、前記NANDゲ
ート１２が出力信号を発生してから前記NAND
ゲート１３が出力信号を発生するまでには少なく
とも第１のクロツクパルスのハーフクロツク分だ
けのタイムインターバルが存在することになる。
すなわち、信号出力端子Ｚに現われる出力信号
のパルス幅としては少なくとも第１のクロツクパ
ルスのハーフクロツク分、より厳密に言えば、第
１のクロツクパルス入力端子Y1に印加される信
号の“０”レベルにある期間だけの幅が得られる
ことになる。
のパルス幅としては少なくとも第１のクロツクパ
ルスのハーフクロツク分、より厳密に言えば、第
１のクロツクパルス入力端子Y1に印加される信
号の“０”レベルにある期間だけの幅が得られる
ことになる。
この様に本発明の同期パルス発生回路は、きわ
めて簡単な構成で確実に一定幅以上の出力信号が
得られる訳であるが、本発明の実施形態は必ずし
も第３図の構成に限定されるものではなく、
NANDゲートの代わりにNORゲートなどの他の
一致ゲートを用いることも出来るし、第１のRS
フリツプフロツプ回路１００のリセツト端子１０
０ｂはNANDゲート１２の出力端子やNANDゲ
ート５の出力端子に接続しても良い。例えば第５
図は本発明の別の実施例の回路構成を示したもの
で、この第５図では第１のクロツクパルス入力端
子Y1と第２のクロツクパルス入力端子Y2にそれ
ぞれ入力端子が接続されたANDゲート１４と、
前記ANDゲート１４の出力端子に入力端子が接
続されたNANDゲート３によつて第３図の
NANDゲート１２と同じ機能をもたせている。
めて簡単な構成で確実に一定幅以上の出力信号が
得られる訳であるが、本発明の実施形態は必ずし
も第３図の構成に限定されるものではなく、
NANDゲートの代わりにNORゲートなどの他の
一致ゲートを用いることも出来るし、第１のRS
フリツプフロツプ回路１００のリセツト端子１０
０ｂはNANDゲート１２の出力端子やNANDゲ
ート５の出力端子に接続しても良い。例えば第５
図は本発明の別の実施例の回路構成を示したもの
で、この第５図では第１のクロツクパルス入力端
子Y1と第２のクロツクパルス入力端子Y2にそれ
ぞれ入力端子が接続されたANDゲート１４と、
前記ANDゲート１４の出力端子に入力端子が接
続されたNANDゲート３によつて第３図の
NANDゲート１２と同じ機能をもたせている。
また、第１のRSフリツプフロツプ回路１００
のリセツト端子１００ｂは前記NANDゲート３
の出力端子に接続されている。
のリセツト端子１００ｂは前記NANDゲート３
の出力端子に接続されている。
また、第６図に示した更に別の実施例では、第
１のRSフリツプフロツプ回路のリセツト端子１
００ｂは第２のRSフリツプフロツプ回路を構成
するNANDゲート５の出力端子２００ｄに接続
されている。
１のRSフリツプフロツプ回路のリセツト端子１
００ｂは第２のRSフリツプフロツプ回路を構成
するNANDゲート５の出力端子２００ｄに接続
されている。
これらの回路もまた第３図に示した実施例と同
じ効果を発揮するのは説明するまでもない。
じ効果を発揮するのは説明するまでもない。
この様に本発明の同期パルス発生装置は、セツ
ト端子（前記実施例における１００ａに相当）に
入力信号が与えられる第１のRSフリツプフロツ
プ回路（同１００に相当）と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の一致ゲート
（NANDゲート１２あるいはNANDゲート３と
ANDゲート１４によるゲート回路に相当）と、
セツト端子（２００ａに相当）に前記第１の一致
ゲートの出力信号が与えられる第２のRSフリツ
プフロツプ回路（同２００に相当）と、入力端子
に前記第２のRSフリツプフロツプ回路の出力信
号、前記第１のクロツクパルス、前記第２のクロ
ツクパルスの反転信号が与えられ、かつ出力端子
が前記第２のRSフリツプフロツプ回路のリセツ
ト端子（２００ｂに相当）に接続された第２の一
致ゲート（NANDゲート１３に相当）を備え、
前記第２のRSフリツプフロツプ回路から出力信
号を取り出すとともに、前記第１のRSフリツプ
フロツプ回路のリセツト端子（１００ｂに相当）
に前記第１の一致ゲートの出力信号と、前記第２
の一致ゲートの出力信号と、前記第２のRSフリ
ツプフロツプ回路の出力信号のうちのいずれかの
信号を与えるように構成したもので、周波数比が
２対１の第１、第２のクロツクパルスによつて出
力パルスの発生タイミングをコントロールしてい
るため、簡単な回路構成で確実に一定幅以上のパ
ルス信号が得られるという大なる効果を奏するも
のである。
ト端子（前記実施例における１００ａに相当）に
入力信号が与えられる第１のRSフリツプフロツ
プ回路（同１００に相当）と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の一致ゲート
（NANDゲート１２あるいはNANDゲート３と
ANDゲート１４によるゲート回路に相当）と、
セツト端子（２００ａに相当）に前記第１の一致
ゲートの出力信号が与えられる第２のRSフリツ
プフロツプ回路（同２００に相当）と、入力端子
に前記第２のRSフリツプフロツプ回路の出力信
号、前記第１のクロツクパルス、前記第２のクロ
ツクパルスの反転信号が与えられ、かつ出力端子
が前記第２のRSフリツプフロツプ回路のリセツ
ト端子（２００ｂに相当）に接続された第２の一
致ゲート（NANDゲート１３に相当）を備え、
前記第２のRSフリツプフロツプ回路から出力信
号を取り出すとともに、前記第１のRSフリツプ
フロツプ回路のリセツト端子（１００ｂに相当）
に前記第１の一致ゲートの出力信号と、前記第２
の一致ゲートの出力信号と、前記第２のRSフリ
ツプフロツプ回路の出力信号のうちのいずれかの
信号を与えるように構成したもので、周波数比が
２対１の第１、第２のクロツクパルスによつて出
力パルスの発生タイミングをコントロールしてい
るため、簡単な回路構成で確実に一定幅以上のパ
ルス信号が得られるという大なる効果を奏するも
のである。
第１図および第２図は従来例を示す回路構成
図、第３図は本発明の一実施例の回路構成図、第
４図ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊは
第３図の各部の信号波形図、第５図および第６図
はいずれも本発明の別の実施例の回路構成図であ
る。 １，２，４，５……NANDゲート、１００…
…第１のRSフリツプフロツプ回路、２００……
第２のRSフリツプフロツプ回路、Ｘ……信号入
力端子、Y1……第１のクロツクパルス入力端子、
Y2……第２のクロツクパルス入力端子、Ｚ……
信号出力端子。
図、第３図は本発明の一実施例の回路構成図、第
４図ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊは
第３図の各部の信号波形図、第５図および第６図
はいずれも本発明の別の実施例の回路構成図であ
る。 １，２，４，５……NANDゲート、１００…
…第１のRSフリツプフロツプ回路、２００……
第２のRSフリツプフロツプ回路、Ｘ……信号入
力端子、Y1……第１のクロツクパルス入力端子、
Y2……第２のクロツクパルス入力端子、Ｚ……
信号出力端子。
Claims (1)
- 【特許請求の範囲】 １ セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられ、かつ出力
端子が前記第２のRSフリツプフロツプ回路のリ
セツト端子に接続された第２の論理ゲートを備
え、前記第２のRSフリツプフロツプ回路から出
力信号を取り出すとともに、前記第１のRSフリ
ツプフロツプ回路のリセツト端子に前記第１の論
理ゲートの出力信号を与えるように構成してなる
同期パルス発生装置。 ２ セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられ、かつ出力
端子が前記第２のRSフリツプフロツプ回路のリ
セツト端子に接続された第２の論理ゲートを備
え、前記第２のRSフリツプフロツプ回路から出
力信号を取り出すとともに、前記第１のRSフリ
ツプフロツプ回路のリセツト端子に前記第２の論
理ゲートの出力信号を与えるように構成してなる
同期パルス発生装置。 ３ セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられ、かつ出力
端子が前記第２のRSフリツプフロツプ回路のリ
セツト端子に接続された第２の論理ゲートを備
え、前記第２のRSフリツプフロツプ回路から出
力信号を取り出すとともに、前記第１のRSフリ
ツプフロツプ回路のリセツト端子に前記第２の
RSフリツプフロツプ回路の反転出力信号を与え
るように構成してなる同期パルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142722A JPS5843617A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142722A JPS5843617A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843617A JPS5843617A (ja) | 1983-03-14 |
| JPH0143489B2 true JPH0143489B2 (ja) | 1989-09-21 |
Family
ID=15322052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142722A Granted JPS5843617A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843617A (ja) |
-
1981
- 1981-09-09 JP JP56142722A patent/JPS5843617A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5843617A (ja) | 1983-03-14 |
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