JPH0156411B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、メモリをスタツクとして使用する場
合の連続的データ書き込みの高速化に適した書き
込み制御方式を有するライト・スワツプ方式のキ
ヤツシユメモリ装置に関するものである。 キヤツシユメモリ装置の方式として、CPUか
らデータの書き込みを行なう際にデータをキヤツ
シユメモリ内と主記憶の両方に同時に書き込むラ
イト・スルー方式と、書き込み時にはキヤツシユ
メモリ内にだけ書き込みを行い、書き込んだ領域
が後になつて別のアドレスのキヤツシユアクセス
に使用されたときに、以前のデータを主記憶へ書
き出すライト・スワツプ方式の２つがある。本発
明は後者のライト・スワツプ方式に属するもの
で、主記憶からキヤツシユメモリへのむだなデー
タの読み込みを削減するものである。 〔従来の技術〕 従来のライト・スワツプ方式のキヤツシユメモ
リの書き込み方式について、図を用いて説明す
る。 第７図はキヤツシユメモリ装置の１例の構成図
である。アドレス・レジスタ３０は、キヤツシユ
メモリをアクセスする場合のアドレスを保持する
レジスタで、上位アドレス部３１、中位アドレス
部３２、下位アドレス部３３の３つの部分から成
る。データ・メモリ２０は、データを記憶するた
めのメモリで、その記憶容量（語数）は中位アド
レス部３２、下位アドレス部３３を合わせたビツ
ト数で指定できるだけの大きさを持つ。データ・
メモリ２０中のデータは１語ずつ管理されるもの
ではなく、下位アドレス部３３のビツト数で指定
できる大きさの、ブロツクと呼ぶ単位でヒツト、
ミスヒツトの管理や主記憶との間のデータ入れ替
えの管理が行なわれる。以後本例では、１ブロツ
クの大きさを４語として説明を行なう。データ・
メモリ２０中には、中位アドレス部３２のビツト
数で指定できるだけの個数のブロツクが存在す
る。 デイレクトリ・メモリ１０は、データ・メモリ
２０の中の各ブロツクが有効か無効か、どこのア
ドレスに対応するデータが置かれているのか、主
記憶からキヤツシユに読み込まれた後に内容が変
更されたか否かの情報を保持し、キヤツシユメモ
リの読み書き時に、ヒツトかミスヒツトか、主記
憶との間にデータ転送の必要があるか否かの管理
に使用される。デイレクトリ・メモリ１０は、有
効フラグ部１１、変更フラグ部１２、キーアドレ
ス部１３から構成される。デイレクトリ・メモリ
１０のエントリ数は、データ・メモリ２０中のブ
ロツクの個数に等しい。比較器１４は、アドレ
ス・レジスタ３０中の上位アドレス部３１の値
と、キーアドレス部１３の値を比較し、その結果
がキヤツシユのヒツト、ミスヒツトの判定に使用
される。この場合、デイレクトリ・メモリ１０は
中位アドレス部３２を用いて検索される。カウン
タ３４は、下位アドレス部３３と同じビツト幅を
持ち（本例では２ヒツトとする）、ゼロクリア、
下位アドレス部３３からの値のロード、＋１の機
能を持ち、データ・メモリ２０のブロツクの中味
（４語）を順次主記憶へ書き出す処理（ライトバ
ツク）および主記憶からデータ・メモリ２０のブ
ロツクへ順にデータを読み込む場合の、最下位
（２ビツト）のアドレス生成に使用される。デー
タ選択器３５は、データ・メモリ２０および主記
憶へ供給するアドレスの最下位（２ビツト）とし
て、下位アドレス部３３の値を使うか、カウンタ
３４の値を使うかを決定するか、通常は下位アド
レス部３３の方を選択しているものとする。読み
込みデータ・レジスタ２１は、キヤツシユメモリ
に書き込むべきデータを保持するレジスタであ
る。主記憶インタフエース２４は、主記憶とのデ
ータ、アドレス、制御信号の受け渡しを行なう部
分であり、アドレス情報として中位、下位アドレ
スについては、データ・メモリ２０に供給されて
いるものと同じ情報が、上位アドレスについて
は、本例ではキーアドレス部の内容がそれぞれ使
用される。制御回路４０は、キヤツシユ命令レジ
スタ４１に置かれたキヤツシユ命令に従いキヤツ
シユメモリの読み書きを開始し、デイレクトリ・
メモリ１０の内容にしたがい、ヒツト、ミスヒツ
トの別、主記憶との間のデータ転送の要否を判定
して、判定結果にしたがつた制御手順を実行す
る。なお、第７図において、２２は読み出しデー
タ・レジスタ、２３はキヤツシユ・データバスで
ある。 第８図は、キヤツシユ命令として書き込み（ラ
イト）が指定された場合の、制御手順の流れ図で
ある。デイレクトリ・メモリ１０の有効フラグと
変更フラグの値、および比較器１４の比較結果に
より処理が分岐する。流れ図の中で枝１から枝４
は、各々次の場合を示す。枝１は当該ブロツク中
に有効なデータがなくキヤツシユ・ミスヒツトと
なつた場合、枝２はキヤツシユ・ヒツトの場合、
枝３は当該ブロツク中に有効なデータが存在する
がキーアドレスが異なるためにミスヒツトとなつ
た場合で、かつブロツクの内容が主記憶から持つ
て来られた後に変更を受けておらず（変更フラグ
＝０）主記憶へ書き戻す必要のない場合、枝４は
枝３と同様のミスヒツトの場合であるが変更フラ
グが１でありブロツクの内容を主記憶へライトバ
ツクする必要のある場合である。 各々場合の制御手順について説明する。枝４の
場合は、データ・メモリ２０の当該ブロツクに
は、別のアドレスに対応する有効なデータに対応
する有効なデータが存在するため、まずブロツク
の内容４語を主記憶へ書き戻す。この処理が第８
図の枠７１の処理である。こうしてブロツクを空
にした後枠７２の処理で今書き込もうとしている
１語の書き込みを行なう。次に枠７３，７４でデ
イレクトリ・メモリ１０の内容を更新する。最後
に枠７５で、ブロツク内の残り３語に、主記憶の
しかるべきアドレスからデータを読み込み、処理
を終了する。枠７１の処理を詳細化したのが第９
図である。ブロツク内の４語のデータを順次読み
出し主記憶へ書き込むために１ずつアドレスを変
化させる必要があるが、この目的で第７図のカウ
ンタ３４を使用する。枠７５の処理を詳細化した
のが第１０図である。第８図の枠７２で書き込み
を行つたアドレスを除く同一ブロツク内の３語に
ついて、主記憶からデータを読み込むために、同
じくカウンタ３４を用いる。第９図との違いは、
カウンタの初期値としてはじめにアドレスレジス
タの下位アドレス部をロードし、それを１増加し
ては主記憶読み出しのための下位アドレスとして
使用することである。 枝１および３の処理は、枝４の処理から枠７１
の処理を除いたものに全く等しい。 以上に述べたような従来例におけるキヤツシユ
メモリ書き込みの制御手順を用いると、メモリを
スタツクとして使用する場合でかつスタツクの先
頭につづけてデータを読み出して（プツシユし
て）ゆく場合に、明らかに不要な主記憶の読み出
しが発生する。この様子を図を用いて説明する。 第１１図はメモリをスタツクとして使用する場
合の概念図である。書き込み前の図では、スタツ
クの先頭は1001（16）番地にあり、これから1002
（16）番地にデータの書き込みを行おうとすると
ころである。（（16）は16進表示を示す）。破線は
キヤツシユメモリのブロツクの境界を示す。また
キヤツシユメモリには、異なるアドレスに対応す
る有効なデータで変更フラグ＝１のものが存在し
ているものとする。1002（16）番地への書き込み
を実行すると、キヤツシユメモリはミスヒツトを
起こし、第８図の枝４の制御手順が実行されて、
まずブロツク内の元のデータ４語が主記憶へ書き
戻され、次に100（16）番地へ書き込むべきデータ
が当該ブロツクに読み込まれ、デイレクトリ・メ
モリ１０が更新され、そしてブロツク内の残りの
３語が主記憶から読み込まれる。第１１図の書き
込み後の図は、斜線が主記憶から読み込まれたデ
ータを示し、格子縞が書き込まれたデータを示
す。次に1003（16）番地への書き込みを行なうと、
キヤツシユメモリはヒツトし、第８図の枝２の制
御手順が実行されて、データの書き込みと変更フ
ラグのセツトだけが行われ、第１１図の書き込み
後の図の1003（16）番地は、斜線から格子縞に変
わる（第１２図の書き込み前の図）。次に1004
（16）番地へ書き込みを行なうと、再びミスヒツ
トが起こり、第８図枝４の制御手順が実行され
て、第１２図の書き込み後の図のように、1004
（16）には書き込みデータが、1005（16）〜1007
（16）番地には主記憶から書き込まれたデータが
存在することになる。そうして書き込みをくり返
し、1002（16）から100D（16）番地までの12語に
書き込みを完了した時の図が第１３図である。
1002（16）から100D（16）番地までに書き込んだ
データが存在し、1000（16）、1001（16）、100E
（16）、100F（（16）番地には自動的に主記憶から
読み込まれたデータが存在している。この状態で
スタツクの先頭は100D（16）番地であり、それよ
り大きいアドレスのデータはスタツクを利用する
者にとつて意味のないデータである。またここで
注意するべきことは、1002（16）、1004（16）、1008
（16）、100C（16）番地の書き込み時にはキヤツシ
ユはミスヒツトして、主記憶からそれぞれ３語ず
つ合計12語のデータが読み込まれたが、その内の
８語、番地でいうと1003（16）、1005（16）、1006
（16）、1007（16）、、1009（16）、100A（16）、100B
（16）、100D（16）番地のデータは、使用されない
まま書き込みデータが上書きされていることであ
る。さらにスタツク利用の意味上、不要な100E
（16）、100F（16）番地のデータを含めて、10語も
の不要なデータが主記憶から読み込まれている。 以上に述べた各アドレスへのデータ書きこみの
際のヒツト、ミスヒツトの別、そのとき起動され
たキヤツシユ制御手順の種別、主記憶への書き出
し、主記憶からの読み込みの語数をまとめたもの
が第１表である。キヤツシユメモリへの12語のデ
ータ書き込みに対して、12語の主記憶からのデー
タ読み込みが発生し、その内の10語のデータは上
に述べたとおりむだな読み込みとなつている。

〔発明が解決しようとする問題点〕

本発明は、上述の従来のライト・スワツプ方式
のキヤツシユメモリ装置において、メモリをスタ
ツクとして使用する場合に、ある程度大きな一連
のデータをプツシユする際に、明らかにむだと分
かる主記憶からのデータの読み込みが発生し、主
記憶アクセスのために余分な時間がかかるという
欠点を改善するものである。 〔問題点を解決するための手段〕 本発明においては、上記問題点を解決するため
に以下のごとき手段を講ずる。すなわち、 データの書き込みを行う際に該データをキヤツ
シユメモリ内のみに書き込み、該書き込んだ領域
が後に別のアドレスのキヤツシユアクセスに使用
されるときに、該領域に書き込まれているデータ
を主記憶に書き戻すライト・スワツプ方式のキヤ
ツシユメモリにおいて、第１の書き込み手段と第
２の書き込み制御手段を備え、メモリをスタツク
として用いスタツクの先頭へデータの連続的書き
出しを行なう場合に、第１語の書き出しに第１の
制御手段を用い、第２語以後の書き出しに第２の
制御手段を用い、第１の制御手段においては書き
込みアドレスのデータセルを含むブロツク、すな
わちデータの管理単位がキヤツシユメモリ内に存
在しない場合には、当該ブロツクをキヤツシユメ
モリ内に確保した後に、書き込みデータを当該ア
ドレスのデータセルに書き込みを行ない、当該ブ
ロツク内の他のデータセルについては主記憶から
データの読み込みを行なう通常のライト・スワツ
プ方式の制御手段を実施し、第２の制御手段にお
いては書き込みアドレスのデータセルを含むブロ
ツクがキヤツシユメモリ内に存在しない場合に
は、当該ブロツクをキヤツシユメモリ内に確保し
た後に、書き込みデータを当該アドレスのデータ
セルにただちに書き込みを行ない、当該ブロツク
内の他のデータセルについては主記憶からデータ
を読み込むことをしないまま当該ブロツクを有効
化せしめるメモリ制御方式を提供する。 それにより、ライト・スワツプ方式のキヤツシ
ユメモリ装置において、メモリをスタツクとして
使用する場合に、スタツクへの連読的なデータ書
き込みの際に生ずる主記憶からのデータ読み込み
に関するむだな時間を削減でき、スタツクへの連
続的なデータ書き込みの高速化を図ることができ
る。 以下に実施例を示し、これを用いて本発明をさ
らに詳細に説明する。 〔実施例〕 以下本発明の１実施例について図を用いて説明
を行なう。第１図は本発明の実施例の１つである
キヤツシユメモリ装置の構成図である。本実施例
は、第７図から第１３図及び表１を用いて説明し
た従来のキヤツシユメモリ装置の１例に対して、
ライト・スタツクと呼ぶ新たなキヤツシユ命令を
追加し、この命令の制御手順を実現するためのラ
イト・スタツク用制御回路５０、ライトスタツク
用キヤツシユ命令デコーダ４７を付加したもので
ある。制御回路４３、キヤツシユ命令デコーダ４
６は、第７図の制御回路４０、キヤツシユ命令デ
コーダ４５に相等するものであり、第８図に制御
手順の流れ図を示したキヤツシユ命令の「ライ
ト」をはじめとする従来のキヤツシユ命令の制御
手順を実現する。但し、キヤツシユ命令レジスタ
４１にキヤツシユ命令「ライト・スタツク」が置
かれた場合には、キヤツシユ命令デコーダ４６は
命令解読信号を制御回路４３へ転送せず、制御回
路４３は制御信号線４４とデイレクトリ・メモリ
１０の有効フラグ部１１、変更フラグ部１２へデ
ータを送出する信号線を開放して、キヤツシユメ
モリ装置の制御権をライト・スタツク制御回路５
０へ渡す。ライト・スタツク用キヤツシユ命令デ
コーダ４７は、ライト・スタツク命令を解読し、
命令解読信号をライト・スタツク制御回路５０へ
送出し、ライト・スタツク制御回路５０は、制御
信号線５１を通して制御信号を送出し、ライト・
スタツクのキヤツシユ命令に対応する制御手順を
実行する。第１図中の他の構成要素は第７図のも
のと同じである。 アドレス・レジスタ３０は、キヤツシユメモリ
をアクセスする場合のアドレスを保持するレジス
タで上位アドレス部３１、中位アドレス部３２、
下位アドレス部３３の３つの部分から成る。デー
タ・メモリ２０はデータを記憶するためのメモリ
で、その記憶容量（語数）は中位アドレス部３
２、下位アドレス部３３を合わせたビツト数で指
定できるだけの大きさを持つ。データ・メモリ２
０中のデータは１語ずつ管理されるのではなく、
下位アドレス部３３のビツト数で指定できる大き
さの、ブロツクと呼ぶ単位でヒツト、ミスヒツト
の管理や主記憶との間のデータ入れ替えの管理が
行なわれる。以後本例では、１ブロツクの大きさ
を４語として説明を行なう。データ・メモリ２０
中には、中位アドレス部３２のビツト数で指定で
きるだけの個数のブロツクが存在する。 デイレクトリ・メモリ１０は、データ・メモリ
２０の中の各ブロツクが有効か無効か、どこのア
ドレスに対応するデータが置かれているのか、主
記憶からキヤツシユに読みこまれた後に内容が変
更されたか否かを情報を保持し、キヤツシユメモ
リの読み書き時に、ヒツトかミスヒツトか、主記
憶との間にデータ転送の必要があるか否かの管理
に使用される。デイレクトリ・メモリ１０は、有
効フラグ部１１、変更フラグ部１２、キーアドレ
ス部１３から構成される。デイレクトリ・メモリ
のエントリ数は、データ・メモリ２０中のブロツ
クの個数に等しく両者ともアドレス・レジスタの
中位アドレス部３２によりアドレス指定される。
比較器１４は、アドレス・レジスタ３０中の上位
アドレス部３１の値と、キーアドレス部１３の値
を比較し、その結果がキヤツシユのヒツト、ミス
ヒツトの判定に使用される。カウンタ３４は、下
位アドレス部３３と同じビツト幅を持ち（本例で
は２ビツトとする）、ゼロクリア、下位アドレス
部３３からの値のロード、＋１の機能を持ち、デ
ータ・メモリのブロツクの中味（４語）を順次主
記憶へ書き出す処理（ライト・バツク）および主
記憶からデータ・メモリ２０のブロツクに順にデ
ータを読み込む場合の、最下位（２ビツト）のア
ドレス生成に使用される。データ選択器３５は、
データ・メモリ２０および主記憶へ供給するアド
レスの最下位（２ビツト）としての下位アドレス
部３３の値を使うかカウンタ３４の値を使うかを
決定するが、通常は下位アドレス部３３の方を選
択しているものとする。書き込みデータ・レジス
タ２１は、キヤツシユメモリに書き込むべきデー
タを保持するレジスタである。主記憶インタフエ
ース２４は、主記憶とのデータ、アドレス、制御
信号の受け渡しを行なう部分であり、アドレス情
報として、中位、下位アドレスについてはデー
タ・メモリに供給されているものと同じ情報が、
上位アドレスについては、キーアドレス部１３の
内容がそれぞれ使用される。 第２図は、第１図のライト・スタツク制御回路
で実現する制御手順の流れ図である。デイレクト
リ・メモリ１０（番号は以後第１図または第２図
中のものを指す）の有効フラグ部１１と変更フラ
グ部１２の値、および比較器１４の比較効果によ
り制御手順の流れが分岐する。流れ図中で枝５か
ら枝８は、各々次の場合を示す。枝５は、アドレ
ス・レジスタ３０の中位アドレス部３２で指定さ
れるブロツク中に有効なデータがなくキヤツシ
ユ・ミスヒツトとなつて場合、枝６はキヤツシ
ユ・ヒツトの場合、枝７は当該ブロツク中に有効
なデータが存在するがキーアドレスの比較結果が
不一致でミスヒツトなつた場合で、かつブロツク
の内容が主記憶から持つ来られた後に変更を受け
ておらず（変更フラグ＝０）主記憶へ書き戻す必
要のない場合、枝８は枝７と同様のミスヒツトの
場合であるが変更フラグが１でありブロツクの内
容を主記憶ヘライドバツクする必要のある場合で
ある。 各々の場合の制御手順について説明する。枝８
の場合は、データ・メモリ２０の当該ブロツクに
は、異なるキーアドレスの有効なデータが存在す
るため、まずブロツクの内容４語を主記憶へ書き
戻す。この処理が第２図の枠１０１の処理であ
る。こうして書き込み対象ブロツクを確保した
後、枠１０２の処理で書き込みデータ・レジスタ
２１中のデータをデータ・メモリ２０中の当該ブ
ロツク内の指定アドレスのデータセルに書き込
む。この場合のアドレスとして、ブロツクを指定
するのに中位アドレス部３２が、ブロツク内のデ
ータセルを指定するのに下位アドレス部３３が使
用される。次に枠１０３ではデイレクトリ・メモ
リ１０のキーアドレス部１３に上位アドレス部３
１の内容を書き込み、枠１０４でデイレクトリ・
メモリ１０の有効フラグと変更フラグを共に１に
書き替え当該ブロツクの有効化を完了し処理を終
了する。ここで述べた処理では、ブロツク内の４
語のデータセルのうち、枠１０２で書き込みを行
つた以外の３語のデータセルについては、従来例
のように主記憶から対応するアドレスの内容を読
み込むことはしていないので、以前の異なるキー
アドレスで同ブロツクを使用していた時のデータ
がそのまま残つている状態で同ブロツクが有効化
されている。これらの３語のデータは、利用者に
とつて意味のないデータであるが、引きつづくラ
イト・スタツクのキヤツシユ命令が実行された時
に、正しいデータにより上書きされるようにライ
ト・スタツクのキヤツシユ命令を使うことが必要
とされる。キヤツシユ命令の使い方については後
で詳しく述べる。枠１０１の処理内容を詳細に示
したのが第３図である。ブロツクの内容を主記憶
に書き出すためには、ブロツク内の４語を順に読
み出しては、アドレス情報と書き込み制御信号を
添えて主記憶インタフエース回路２４へ送出す
る。この場合アドレスの下位２ビツト（ブロツク
内のデータセルアドレスに相等）を生成するため
にカウンタ３４を使用する。第３図の枠１０１１
でまずカウンタをゼロクリアし、枠１０１２で通
常下位アドレス部３３を選択しているデータ選択
器３５をカウンタ３４側に切替える。この状態で
枠１０１４でデータ・メモリ２０を読み出すと、
中位アドレス部３２で指定されるブロツクの中
の、データ選択器３５の出力で指定されるデータ
セルが読み出される。これをキヤツシユ・データ
バス２３を経由して主記憶インタフエース２４へ
送ると共に、主記憶書き込みの制御信号を主記憶
インタフエース２４へ送出すると、主記憶書き込
みの上位アドレスとしてはデイレクトリ・メモリ
１０のキーアドレス部１３の値が、中位、下位ア
ドレスとしてはデータ・メモリ２０に供給されて
いるものと同じ値が使われて主記憶への書き込み
が行なわれる。この後枠１０１５でカウンタを１
だけ増加させて、再び枠１０１４の処理を実行す
ると、ブロツク内の次のデータセルの中味が、主
記憶の次のアドレスに書き込まれる。こうして枠
１０１４，１０１５の処理を４回くり返すとブロ
ツクの内容がすべて主記憶に書き出されるので、
最後に後処理として枠１０１６でデータ選択器３
５を下位アドレス部３３を選択するように戻して
処理を終了する。 第２図枝５および７の処理は、キヤツシユ・ミ
スヒツトではあるが当該ブロツク中の古いデータ
を主記憶へ書き戻す必要がないため、枝８の処理
から枠１０１のライトバツクの処理を除いたもの
と等しくなつている。枠８１〜８３の各処理は、
枠１０２〜１０４の処理と同じである。枝６の処
理は、キヤツシユ・ヒツトの場合の処理であり、
ブロツク中に書き込むべきデータセルがすでに存
在しているため、枠９１でデータの書き込みを行
ない（枠１０２と同じ処理）枠９２で変更フラグ
を１にして処理を終了する。 以上に述べたライト・スタツクのキヤツシユ命
令を実現する制御手段を導入することにより、メ
モリをスタツクとして使用しかつスタツクの先頭
につづけてデータを書き出して（プツシユして）
ゆく場合に、CPUからキヤツシユメモリに第１
語めのデータを書き込む場合には、キヤツシユ命
令として従来例に示したライトを用い、第２語め
以後のデータを書き込む場合には、本例で示した
ライト・スタツクのキヤツシユ命令を使用するこ
とにより、不要な主記憶の読み出し回数を減少さ
せ、データ書き込みの高速化を図ることができ
る。このとき、一見して第１語めのデータ書き込
みにもライト・スタツクのキヤツシユ命令が適用
可能なように見られるが、適用可能なのは第１語
めのアドレスがキヤツシユのブロツクの先頭と一
致した場合に限られ、それ以外の場合にライト・
スタツク命令を適用すると、以前にスタツクへ格
納され主記憶上に存在しているデータが、キヤツ
シユメモリに読み込まれないという不都合が生じ
得る。このため、本例では、第１語目の書き込み
に際して無条件にライトのキヤツシユ命令を使用
した。 以下では、ライト・スタツク命令の使い方と、
それを用いてスタツクにデータを書き出してゆく
場合のスタツク上のデータの状態、およびその時
に主記憶との間で受け渡しされるデータ語数につ
いて第２表および第４図〜第６図を用いて説明す
る。

〔発明の効果〕

本発明によれば、上述のように、メモリをスタ
ツクとして使用し、その先端部分へ連続的にデー
タを書き込む場合（特にキヤツシユメモリのブロ
ツクの大きさよりも大きなメモリを書き込む場
合）に、主記憶からの不要なデータ読み込みが削
減され書き込み時間が短縮されるという効果が生
じる。例えば、LISPやPROLOGプログラムをフ
アームウエアで記述されたインタープリタを用い
て解釈実行する場合に、実行制御情報をスタツク
格納する場合など、主記憶上にとられたスタツク
へある程度大きな一連のデータを連続書き込みす
る場合に、キヤツシユ・ミスヒツトにともなう主
記憶からキヤツシユメモリへのむだなデータの読
み込みを削減することができ、主記憶アクセスに
要する時間を短縮できるものであり、本発明はき
わめて有益である。

【図面の簡単な説明】

第１図は本発明の一実施例のキヤツシユメモリ
装置の構成図、第２図は第１図のライト・スタツ
ク制御回路で実現する制御手順の流れ図、第３図
は第２図の流れ図における枠１０１の処理内容を
詳細に示す図、第４図〜第６図は本発明の実施例
においてスタツクにデータを書き出してゆく場合
のスタツク上のデータの状態を示す図、第７図は
従来のキヤツシユメモリ装置の一例の構成図、第
８図は従来のキヤツシユメモリ装置において、キ
ヤツシユ命令として書き込みが指定された場合の
制御手順の流れ図、第９図は第８図の枠７１の処
理を詳細に示す図、第１０図は第８図の枠７５の
処理を詳細に示す図、第１１図〜第１３図は従来
のキヤツシユメモリ装置において、メモリをスタ
ツクとして使用し、スタツクにデータを書き出し
てゆく場合のスタツク上のデータの状態を示す
図。 主な符号、１０…デイレクトリ・メモリ、１１
…有効フラグ部、１２…変更フラグ部、１３…キ
ーアドレス部、１４…比較器、２０…データ・メ
モリ、２１…書き込みデータ・レジスタ、２２…
読み出しデータ・レジスタ、２３…キヤツシユ・
データバス、２４…主記憶インタフエース、３０
…アドレス・レジスタ、３１…上位アドレス部、
３２…中位アドレス部、３３…下位アドレス部、
３４…カウンタ、３５…データ選択器、４１…キ
ヤツシユ命令レジスタ、４３…制御回路、４４…
…制御信号線、４６…キヤツシユ命令デコーダ、
４７…ライト・スタツク用キヤツシユ命令デコー
ダ、５０…ライト・スタツク用制御回路、５１…
制御信号線。

Claims (1)

【特許請求の範囲】
1. １ データの書き込みを行う際に該データをキヤ
   ツシユメモリ内のみに書き込み、該書き込んだ領
   域が後に別のアドレスのキヤツシユアクセスに使
   用されるときに、該領域に書き込まれているデー
   タを主記憶に書き戻すライト・スワツプ方式のキ
   ヤツシユメモリにおいて、第１の書き込み制御手
   段と第２の書き込み制御手段を備え、メモリをス
   タツクとして用いスタツクの先頭へデータの連続
   的書き出しを行う場合に、第１語の書き出しに第
   １の制御手段を用い、第２語以後の書き出しに第
   ２の制御手段を用い、第１の制御手段において
   は、書き込みアドレスのデータセルを含むブロツ
   ク、すなわちデータの管理単位がキヤツシユメモ
   リ内に存在しない場合には、当該ブロツクをキヤ
   ツシユメモリ内に確保した後に、書き込みデータ
   を当該アドレスのデータセルに書き込みを行な
   い、当該ブロツク内の他のデータセルについては
   主記憶からデータの読み込みを行う通常のライ
   ト・スワツプ方式の制御手順を実施し、第２の制
   御手段においては、書き込みアドレスのデータセ
   ルを含むブロツクがキヤツシユメモリ内に存在し
   ない場合には、当該ブロツクをキヤツシユメモリ
   内に確保した後に、書き込データを当該アドレス
   のデータセルにただちに書き込みを行ない、当該
   ブロツク内の他のデータセルについては主記憶か
   らデータを読み込むことをしないまま当該ブロツ
   クを有効化せしめることを特徴とするメモリ制御
   方式。