JPH0156412B2 - - Google Patents
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- Publication number
- JPH0156412B2 JPH0156412B2 JP58173574A JP17357483A JPH0156412B2 JP H0156412 B2 JPH0156412 B2 JP H0156412B2 JP 58173574 A JP58173574 A JP 58173574A JP 17357483 A JP17357483 A JP 17357483A JP H0156412 B2 JPH0156412 B2 JP H0156412B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- memory
- processor
- write
- write command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置のメモリ保護方式に関
し、特にマルチプロセツサ方式の情報処理装置の
メモリ保護の回路構成に関する。
し、特にマルチプロセツサ方式の情報処理装置の
メモリ保護の回路構成に関する。
従来のマルチプロセツサ方式の回路構成を示す
第１図において、プロセツサ１（PU1）、プロセ
ツサ２（PU2）、主メモリ（MM）、および各種入
出力制御部（IOC1〜IOCo）は、共通バスＡを介
して接続されている。プロセツサPU１，および
PU２の処理形態は一方を主プロセツサとし、他
方を従プロセツサとする機能分散形態および二つ
のプロセツサを同格として処理を分散させる平等
負荷分散形態などがある。
第１図において、プロセツサ１（PU1）、プロセ
ツサ２（PU2）、主メモリ（MM）、および各種入
出力制御部（IOC1〜IOCo）は、共通バスＡを介
して接続されている。プロセツサPU１，および
PU２の処理形態は一方を主プロセツサとし、他
方を従プロセツサとする機能分散形態および二つ
のプロセツサを同格として処理を分散させる平等
負荷分散形態などがある。
第１図に示す回路構成において、メモリ保護機
能を実施する場合には、このマルチプロセツサシ
ステムのメモリ空間は単一空間であるため、第２
図に示すようにメインメモリMMにメモリ保護回
路（MPC）を付加し、メモリアクセスが行われ
る毎にアクセスの正当性をチエツクして不当なア
クセス時にプロセツサPU1またはPU2に割込など
で通知する方式が採られている。
能を実施する場合には、このマルチプロセツサシ
ステムのメモリ空間は単一空間であるため、第２
図に示すようにメインメモリMMにメモリ保護回
路（MPC）を付加し、メモリアクセスが行われ
る毎にアクセスの正当性をチエツクして不当なア
クセス時にプロセツサPU1またはPU2に割込など
で通知する方式が採られている。
他方、処理能力を向上するために第３図に示す
ようにプロセツサPU1，PU2内にメモリ空間の一
部をインターナルバスＢを介して取り込み、プロ
グラムを分散してプロセツサPU1，PU2の処理が
並行に同時実行される割合を高めることによつ
て、共通バスをアクセスする時の待ち合せ時間の
浪費を軽減する方式が考えられている。この方式
の場合、メモリ空間のプロセツサPU1のインター
ナルメモリ（IM1）、プロセツサPU2のインター
ナルメモリ（IM2）および共通メモリ（CM）に
分散されるためにメモリ保護回路MPC1および
MPC2もプロセツサPU1，PU2それぞれに分散さ
せることが必要となる。このためメモリ保護の規
則を示すキー情報（以下メモリキーと呼ぶ）もプ
ロセツサPU1，PU2上に分散されることになり、
平等負荷分散処理では同一のプログラムが両プロ
セツサに存在していることから、両プロセツサの
メモリキーの一致化機構が必要となる。
ようにプロセツサPU1，PU2内にメモリ空間の一
部をインターナルバスＢを介して取り込み、プロ
グラムを分散してプロセツサPU1，PU2の処理が
並行に同時実行される割合を高めることによつ
て、共通バスをアクセスする時の待ち合せ時間の
浪費を軽減する方式が考えられている。この方式
の場合、メモリ空間のプロセツサPU1のインター
ナルメモリ（IM1）、プロセツサPU2のインター
ナルメモリ（IM2）および共通メモリ（CM）に
分散されるためにメモリ保護回路MPC1および
MPC2もプロセツサPU1，PU2それぞれに分散さ
せることが必要となる。このためメモリ保護の規
則を示すキー情報（以下メモリキーと呼ぶ）もプ
ロセツサPU1，PU2上に分散されることになり、
平等負荷分散処理では同一のプログラムが両プロ
セツサに存在していることから、両プロセツサの
メモリキーの一致化機構が必要となる。
このメモリキーの一致化機構をソフトウエアで
実現すると両プロセツサ間の通信によるメモリキ
ー情報の授受が必要となりソフトウエアのオーバ
ヘツドが大きくなりすぎる欠点がある。
実現すると両プロセツサ間の通信によるメモリキ
ー情報の授受が必要となりソフトウエアのオーバ
ヘツドが大きくなりすぎる欠点がある。
従つて本発明の目的は、マルチプロセツサシス
テムにおいて効率的なキー情報一致機構をプログ
ラムの介在なしで実現することにある。
テムにおいて効率的なキー情報一致機構をプログ
ラムの介在なしで実現することにある。
本発明によれば、プロセツサのアドレス線およ
びデータ線に接続されたメモリキー情報を格納す
るメモリキーと、プロセツサからメモリキーの書
換時に送出されるキーライト信号を他のプロセツ
サに与えるキーライトコマンド送信回路と、他の
プロセツサからのメモリキー信号を受信しプロセ
ツサに与えるキーライトコマンド受信回路とを有
する複数のプロセツサユニツトを具備し、第一の
プロセツサユニツトが発生するキーライト信号を
第二のプロセツサユニツトに与え、第一および第
二のプロセツサユニツト内のメモリキーの内容を
同時に書換えることを特徴とするマルチプロセツ
サシステムが得られる。
びデータ線に接続されたメモリキー情報を格納す
るメモリキーと、プロセツサからメモリキーの書
換時に送出されるキーライト信号を他のプロセツ
サに与えるキーライトコマンド送信回路と、他の
プロセツサからのメモリキー信号を受信しプロセ
ツサに与えるキーライトコマンド受信回路とを有
する複数のプロセツサユニツトを具備し、第一の
プロセツサユニツトが発生するキーライト信号を
第二のプロセツサユニツトに与え、第一および第
二のプロセツサユニツト内のメモリキーの内容を
同時に書換えることを特徴とするマルチプロセツ
サシステムが得られる。
次に本発明の一実施例を示す図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
プロセツサユニツトPU1構成を示す第４図にお
いて、プロセツサ１のアドレスバスおよびデータ
バスにはインターナルメモリ２およびプロセツサ
１の全メモリ空間の各セグメントに付与されるキ
ー情報を格納するメモリキー３が設けられてい
る。またこのデータバスには現在のプログラムの
走行モードを規定するプロテクトキーレジスタ４
が接続され、さらにこのプロテクトキーレジスタ
４とメモリキー３の内容とを比較してアクセス権
のチエツクを行うプロテクトエラー検出回路５が
設けられている。このチエツク結果はプロセツサ
１に通知される。アドレスおよびデータバスの他
装置との接続部にはメモリキーアドレスレジスタ
６およびメモリキーに書込まれたキー情報をスト
アするメモリキーデータレジスタ７が設けられて
おり、ここにアドレスおよびデータが一時的に格
納される。
いて、プロセツサ１のアドレスバスおよびデータ
バスにはインターナルメモリ２およびプロセツサ
１の全メモリ空間の各セグメントに付与されるキ
ー情報を格納するメモリキー３が設けられてい
る。またこのデータバスには現在のプログラムの
走行モードを規定するプロテクトキーレジスタ４
が接続され、さらにこのプロテクトキーレジスタ
４とメモリキー３の内容とを比較してアクセス権
のチエツクを行うプロテクトエラー検出回路５が
設けられている。このチエツク結果はプロセツサ
１に通知される。アドレスおよびデータバスの他
装置との接続部にはメモリキーアドレスレジスタ
６およびメモリキーに書込まれたキー情報をスト
アするメモリキーデータレジスタ７が設けられて
おり、ここにアドレスおよびデータが一時的に格
納される。
プロセツサユニツトPU1はさらに他のプロセツ
サユニツトPU2に対してメモリキー書込みを指示
するキーライトコマンド送信受信回路８および他
のプロセツサユニツトPU2からのメモリキーライ
トコマンドを受信し自プロセツサを停止状態（ホ
ールド）として自プロセツサのメモリキーの書込
みを制御するキーライト受信制御回路９を具備し
ている。プロセツサユニツトPU1とPU2とはメモ
リキーアドレス線１０、メモリキーデータ線１
１、ライトコマンド線１２，１２′およびライト
アクノレツチ線１３，１３′の各インタフエース
線によつて接続されている。プロセツサユニツト
PU2の内部構成はPU1と同様のため、図では省略
している。
サユニツトPU2に対してメモリキー書込みを指示
するキーライトコマンド送信受信回路８および他
のプロセツサユニツトPU2からのメモリキーライ
トコマンドを受信し自プロセツサを停止状態（ホ
ールド）として自プロセツサのメモリキーの書込
みを制御するキーライト受信制御回路９を具備し
ている。プロセツサユニツトPU1とPU2とはメモ
リキーアドレス線１０、メモリキーデータ線１
１、ライトコマンド線１２，１２′およびライト
アクノレツチ線１３，１３′の各インタフエース
線によつて接続されている。プロセツサユニツト
PU2の内部構成はPU1と同様のため、図では省略
している。
プロセツサユニツトPU1，PU2は第５図に示す
1Mバイトのメモリ空間を有し、インターナルメ
モリ２用のメモリ空間IM1，IM2としてそれぞれ
128Kバイトが割合てられている。メモリキーエ
リヤMK1，MK2はインターナルメモリ空間IM1，
IM2の最後の2Kバイトに割当てられている。全
メモリ空間は1Kバイト単位の論理セグメントに
分割され、各々対応するメモリキーが存在する。
メモリキーMK1には対応する論理セグメントに
格納されたプログラムの属性（走行モード、プロ
グラムレベル、プログラムモジユールの番号、ア
クセス種別など）が与えられている。従つてプロ
グラムの各セグメント間における動的再配置に伴
いメモリキーの内容も動的に変化する。
1Mバイトのメモリ空間を有し、インターナルメ
モリ２用のメモリ空間IM1，IM2としてそれぞれ
128Kバイトが割合てられている。メモリキーエ
リヤMK1，MK2はインターナルメモリ空間IM1，
IM2の最後の2Kバイトに割当てられている。全
メモリ空間は1Kバイト単位の論理セグメントに
分割され、各々対応するメモリキーが存在する。
メモリキーMK1には対応する論理セグメントに
格納されたプログラムの属性（走行モード、プロ
グラムレベル、プログラムモジユールの番号、ア
クセス種別など）が与えられている。従つてプロ
グラムの各セグメント間における動的再配置に伴
いメモリキーの内容も動的に変化する。
プロテクトキーレジスタ４には現在走行してい
るプログラムに対応するメモリキーの内容が与え
られており、インターナルメモリ２またはメイン
メモリCMに対してアクセスが行なわれ、内容が
読出される度に該当するアドレスのメモリキー情
報がメモリキー３から読出されるプロテクトエラ
ー検出回路５によりプロテクトキーレジスタ４の
内容と比較される。ここでこのシステムに定めら
れたメモリ保護規則に従いアクセスの正当性がメ
モリアクセスサイクル内で診断され、不当アクセ
ス時はプロセツサ１に対して割込みにより通知す
ることによりメモリの保護およびプログラムの異
常動作の検出が行なわれる。
るプログラムに対応するメモリキーの内容が与え
られており、インターナルメモリ２またはメイン
メモリCMに対してアクセスが行なわれ、内容が
読出される度に該当するアドレスのメモリキー情
報がメモリキー３から読出されるプロテクトエラ
ー検出回路５によりプロテクトキーレジスタ４の
内容と比較される。ここでこのシステムに定めら
れたメモリ保護規則に従いアクセスの正当性がメ
モリアクセスサイクル内で診断され、不当アクセ
ス時はプロセツサ１に対して割込みにより通知す
ることによりメモリの保護およびプログラムの異
常動作の検出が行なわれる。
次にメモリキーの一致機構について説明する。
プロセツサ１がメモリキー３に書込みを行う時に
は信号MK1ライトＡが発生し、これによつてデ
ータバス上のデータがメモリキー３に書込まれ
る。一方、信号MK１Ａはキーライトコマンド送
信制御回路８にも与えられ、プロセツサユニツト
PU２に対してライトコマンド（WC1）が発行さ
れる。これと共にキーライトコマンド送信制御回
路８はメモリキービジー信号MKBSYをオンと
し、プロセツサユニツトPU２がそのメモリキー
を書込み中であることを自システムに表示し、メ
モリキー３の書込みを禁止する。プロセツサユニ
ツトPU２のキーライトコマンド受信制御回路
９′は、ライトコマンドWC１を受信すると自シ
ステムのプロセツサに対してホールドリクエスト
HLRQをかける。プロセツサユニツトPU２のプ
ロセツサは自システムを停止し、これによつてホ
ールドアクノレツヂHLAKがオンとなる。キー
ライトコマンド受信制御回路９′はプロセツサユ
ニツトPU１から与えられるメモリキーアドレス
MKAおよびメモリキー書込み情報MKDを自ユ
ニツトに引取らせ、自己のメモリキーMK２に書
込みを行う。書込みが終了すると、キーライトコ
マンド受信制御回路９′はライトアクノレツヂ
WA１をプロセツサユニツトPU１に対して発行
し、プロセツサユニツトPU２のホールドを解除
する。プロセツサユニツトPU１のキーライトコ
マンド送信制御回路８はライトアクノレツヂWA
１を受けるとメモリキービジー信号MKBSYを
オフとし、以後のメモリキー３への書込みを有効
とする。プロセツサユニツトPU１，PU２のプロ
セツサは非同期に動作するため両プロセツサから
同時にライトコマンドが発生することがある。こ
のためキーライトコマンド送信制御回路８，８′
と受信制御回路９，９′とで制御クロツクの位相
が異るように構成してある。従つて、ライトコマ
ンドWC1，WC2がオンとなる位相は異なり、他
のプロセツサからのライトコマンドがオンになつ
ている場合にはそれがオフとなるまで自プロセツ
サからのライトコマンドの発行を待ち合わせるこ
とになり、、両プロセツサからのライトコマンド
の競合を解決している。
プロセツサ１がメモリキー３に書込みを行う時に
は信号MK1ライトＡが発生し、これによつてデ
ータバス上のデータがメモリキー３に書込まれ
る。一方、信号MK１Ａはキーライトコマンド送
信制御回路８にも与えられ、プロセツサユニツト
PU２に対してライトコマンド（WC1）が発行さ
れる。これと共にキーライトコマンド送信制御回
路８はメモリキービジー信号MKBSYをオンと
し、プロセツサユニツトPU２がそのメモリキー
を書込み中であることを自システムに表示し、メ
モリキー３の書込みを禁止する。プロセツサユニ
ツトPU２のキーライトコマンド受信制御回路
９′は、ライトコマンドWC１を受信すると自シ
ステムのプロセツサに対してホールドリクエスト
HLRQをかける。プロセツサユニツトPU２のプ
ロセツサは自システムを停止し、これによつてホ
ールドアクノレツヂHLAKがオンとなる。キー
ライトコマンド受信制御回路９′はプロセツサユ
ニツトPU１から与えられるメモリキーアドレス
MKAおよびメモリキー書込み情報MKDを自ユ
ニツトに引取らせ、自己のメモリキーMK２に書
込みを行う。書込みが終了すると、キーライトコ
マンド受信制御回路９′はライトアクノレツヂ
WA１をプロセツサユニツトPU１に対して発行
し、プロセツサユニツトPU２のホールドを解除
する。プロセツサユニツトPU１のキーライトコ
マンド送信制御回路８はライトアクノレツヂWA
１を受けるとメモリキービジー信号MKBSYを
オフとし、以後のメモリキー３への書込みを有効
とする。プロセツサユニツトPU１，PU２のプロ
セツサは非同期に動作するため両プロセツサから
同時にライトコマンドが発生することがある。こ
のためキーライトコマンド送信制御回路８，８′
と受信制御回路９，９′とで制御クロツクの位相
が異るように構成してある。従つて、ライトコマ
ンドWC1，WC2がオンとなる位相は異なり、他
のプロセツサからのライトコマンドがオンになつ
ている場合にはそれがオフとなるまで自プロセツ
サからのライトコマンドの発行を待ち合わせるこ
とになり、、両プロセツサからのライトコマンド
の競合を解決している。
本実施例では２台のプロセツサユニツトの例を
説明したが第６図に示すようにライトコマンド
WC、ライトアツクノレツヂWA線をワイヤド・
オアとして接続することにより、３台のプロセツ
サユニツト以上の構成においても応用できる。こ
の場合は自プロセツサユニツトが発行したライト
コマンドは無視する必要がある。ライトアクノレ
ツヂはライトコマンドを受付けるとオフとしたメ
モリキーに書込みが終了するとオンとする。ライ
トコマンドを発行したプロセツサユニツトは他の
１台のプロセツサユニツトからのアクノレツヂ信
号の立上がりですべての他のプロセツサの書込み
が終了したと見なす。
説明したが第６図に示すようにライトコマンド
WC、ライトアツクノレツヂWA線をワイヤド・
オアとして接続することにより、３台のプロセツ
サユニツト以上の構成においても応用できる。こ
の場合は自プロセツサユニツトが発行したライト
コマンドは無視する必要がある。ライトアクノレ
ツヂはライトコマンドを受付けるとオフとしたメ
モリキーに書込みが終了するとオンとする。ライ
トコマンドを発行したプロセツサユニツトは他の
１台のプロセツサユニツトからのアクノレツヂ信
号の立上がりですべての他のプロセツサの書込み
が終了したと見なす。
本発明は以上説明したように、複数のプロセツ
サ間でハードウエアによる手段により、メモリキ
ー情報とコマンドの授受、競合管理を行いメモリ
キーの一致化を実現することにより、ソフトのオ
ーバヘツドが非常に少いメモリ保護機構を実現す
る効果がある。
サ間でハードウエアによる手段により、メモリキ
ー情報とコマンドの授受、競合管理を行いメモリ
キーの一致化を実現することにより、ソフトのオ
ーバヘツドが非常に少いメモリ保護機構を実現す
る効果がある。
第１図は一般的な複数プロセツサ方式の回路構
成を示す図、第２図は第１図の構成にメモリ保護
機構を搭載した例を示す図、第３図はプロセツサ
内にインターナルメモリを持つ回路構成例を示す
図、第４図は本発明の一実施例を示す図、第５図
はプロセツサのメモリ空間とメモリキーの関係を
示す図、第６図は３台以上のプロセツサの回路構
成において本発明によるメモリキー一致機構を採
用した例を示す図である。 １……プロセツサ、２……インターナルメモ
リ、３……メモリキー、４……プロテクトキーレ
ジスタ、５……プロテクトエラー検出制御回路、
６……メモリキーアドレスレジスタ、７……メモ
リキーデータレジスタ、８，８′……キーライト
コマンド送信制御回路、９，９′……キーライト
コマンド受信制御回路。
成を示す図、第２図は第１図の構成にメモリ保護
機構を搭載した例を示す図、第３図はプロセツサ
内にインターナルメモリを持つ回路構成例を示す
図、第４図は本発明の一実施例を示す図、第５図
はプロセツサのメモリ空間とメモリキーの関係を
示す図、第６図は３台以上のプロセツサの回路構
成において本発明によるメモリキー一致機構を採
用した例を示す図である。 １……プロセツサ、２……インターナルメモ
リ、３……メモリキー、４……プロテクトキーレ
ジスタ、５……プロテクトエラー検出制御回路、
６……メモリキーアドレスレジスタ、７……メモ
リキーデータレジスタ、８，８′……キーライト
コマンド送信制御回路、９，９′……キーライト
コマンド受信制御回路。
Claims (1)
- １ プロセツサのアドレス線およびデータ線に接
続されたメモリキー情報を格納するメモリキー
と、前記プロセツサから前記メモリキーの書換時
に送出されるキーライト信号を他のプロセツサに
与えるキーライトコマンド送信回路と、他のプロ
セツサからのキーライト信号を受信し前記プロセ
ツサに与えるキーライトコマンド受信回路とを有
する複数のプロセツサユニツトを具備し、第一の
前記プロセツサユニツトが発生するキーライト信
号を第二の前記プロセツサユニツトに与え、前記
第一および第二のプロセツサユニツト内のメモリ
キーの内容を同時に書換することを特徴とするマ
ルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173574A JPS6065359A (ja) | 1983-09-20 | 1983-09-20 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173574A JPS6065359A (ja) | 1983-09-20 | 1983-09-20 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065359A JPS6065359A (ja) | 1985-04-15 |
| JPH0156412B2 true JPH0156412B2 (ja) | 1989-11-30 |
Family
ID=15963082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173574A Granted JPS6065359A (ja) | 1983-09-20 | 1983-09-20 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065359A (ja) |
-
1983
- 1983-09-20 JP JP58173574A patent/JPS6065359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065359A (ja) | 1985-04-15 |
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