JPH0157435B2 - - Google Patents
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- Publication number
- JPH0157435B2 JPH0157435B2 JP55040503A JP4050380A JPH0157435B2 JP H0157435 B2 JPH0157435 B2 JP H0157435B2 JP 55040503 A JP55040503 A JP 55040503A JP 4050380 A JP4050380 A JP 4050380A JP H0157435 B2 JPH0157435 B2 JP H0157435B2
- Authority
- JP
- Japan
- Prior art keywords
- misfetq
- misfets
- gates
- differential
- drains
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効果
トランジスタ）で構成されたダイナミツク型アン
プ、特にダイナミツク型ランダム・アクセス・メ
モリ回路からの情報の読み出し動作のためのダイ
ナミツク型メインアンプに関する。
トランジスタ）で構成されたダイナミツク型アン
プ、特にダイナミツク型ランダム・アクセス・メ
モリ回路からの情報の読み出し動作のためのダイ
ナミツク型メインアンプに関する。
従来、第１図に示すように、ラツチ形態に接続
された差動MISFETQ21、Q22を用いたメインア
ンプが公知である。このメインアンプの入力側に
は、いわゆるカツトMISFETQ19、Q20を設ける
ことが考えられている。すなわち、上記差動
MISFETQ21、Q22のドレインと、Ｙアドレスス
イツチ手段を介してメモリマトリツクス部を構成
する一対のビツト線が共通に接続されて構成され
た一対のコモンデータ線I/O、との間に、プ
リチヤージ時には電源電圧VCC以上のハイレベル
となり、メインアンプの動作時には電源電圧VCC
となるタイミングパルスφ1で制御される
MISFETQ19、Q20を設けることにより、ハイレ
ベルの落ち込みを防止するようにするものであ
る。
された差動MISFETQ21、Q22を用いたメインア
ンプが公知である。このメインアンプの入力側に
は、いわゆるカツトMISFETQ19、Q20を設ける
ことが考えられている。すなわち、上記差動
MISFETQ21、Q22のドレインと、Ｙアドレスス
イツチ手段を介してメモリマトリツクス部を構成
する一対のビツト線が共通に接続されて構成され
た一対のコモンデータ線I/O、との間に、プ
リチヤージ時には電源電圧VCC以上のハイレベル
となり、メインアンプの動作時には電源電圧VCC
となるタイミングパルスφ1で制御される
MISFETQ19、Q20を設けることにより、ハイレ
ベルの落ち込みを防止するようにするものであ
る。
上記MISFETQ19、Q20は、読み出し信号がハ
イレベルの場合、メインアンプ側のハイレベルが
電源電圧VCCに対して、そのしきい値電圧以下に
落ち込まない限り、オフとなるためメインアンプ
側とコモンデータ線が分離されることにより、上
記ハイレベルの落ち込みが防止できるものであ
る。なお、ローレベル側のMISFETQ19又はQ20
は、メインアンプ側のローレベル増幅出力でオン
しつづけるものである。そのためコモンデータ線
のチヤージの引き抜きが行なわれる。
イレベルの場合、メインアンプ側のハイレベルが
電源電圧VCCに対して、そのしきい値電圧以下に
落ち込まない限り、オフとなるためメインアンプ
側とコモンデータ線が分離されることにより、上
記ハイレベルの落ち込みが防止できるものであ
る。なお、ローレベル側のMISFETQ19又はQ20
は、メインアンプ側のローレベル増幅出力でオン
しつづけるものである。そのためコモンデータ線
のチヤージの引き抜きが行なわれる。
しかし、上記カツトMISFETQ19、Q20による
ハイレベル側の落ち込み防止は、コモンデータ線
側のハイレベル、言い換えれば、読み出しととも
にリフレツシユされるメモリセルへのハイレベル
の落ち込みに効果があるが、メインアンプの出力
ハイレベルの落ち込み、言い換えれば、読み出し
ハイレベル出力が落ち込み易いという欠点があ
る。また、ローレベル出力は、上記カツト
MISFETのオン抵抗が例えば数KΩあることよ
り、このカツトMISFETを通してコモンデータ
線のチヤージ引き抜き時間が長くなり、増幅速度
が遅くなるという欠点がある。
ハイレベル側の落ち込み防止は、コモンデータ線
側のハイレベル、言い換えれば、読み出しととも
にリフレツシユされるメモリセルへのハイレベル
の落ち込みに効果があるが、メインアンプの出力
ハイレベルの落ち込み、言い換えれば、読み出し
ハイレベル出力が落ち込み易いという欠点があ
る。また、ローレベル出力は、上記カツト
MISFETのオン抵抗が例えば数KΩあることよ
り、このカツトMISFETを通してコモンデータ
線のチヤージ引き抜き時間が長くなり、増幅速度
が遅くなるという欠点がある。
この発明は、出力ハイレベルの落ち込みを防止
するとともに、高速増幅動作を実現したダイナミ
ツク型メインアンプを提供するためになされた。
するとともに、高速増幅動作を実現したダイナミ
ツク型メインアンプを提供するためになされた。
この発明は、カツトMISFETをメインアンプ
の増幅出力により、ハイレベル側のMISFETは
オンとし、ローレベル側のMISFETはオフとす
るような帰還ループを設けて制御するようにする
ものである。
の増幅出力により、ハイレベル側のMISFETは
オンとし、ローレベル側のMISFETはオフとす
るような帰還ループを設けて制御するようにする
ものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図は、この発明の一実施例を示す回路図で
ある。
ある。
一対のビツト（又はデータ）線Ｂ、に、スイ
ツチングMISFETQ8、Q7等とコンデンサＣとで
構成されたメモリセルの入出力端子を接続し、上
記スイツチングMISFETQ8、Q7等には、ワード
線Ｗに接続してメモリマトリツクス回路を構成す
るものである。上記一対のビツト線Ｂ、には、
読み出し基準電圧を形成する１個のダミーセルを
設けて、例えば、ビツト線Ｂに接続されたメモリ
セルの読み出し時には、他方のビツト線に接続
されたダミーセルを選択し、逆の場合には、ビツ
ト線Ｂに接続されたダミーセルを選択するように
するものである。
ツチングMISFETQ8、Q7等とコンデンサＣとで
構成されたメモリセルの入出力端子を接続し、上
記スイツチングMISFETQ8、Q7等には、ワード
線Ｗに接続してメモリマトリツクス回路を構成す
るものである。上記一対のビツト線Ｂ、には、
読み出し基準電圧を形成する１個のダミーセルを
設けて、例えば、ビツト線Ｂに接続されたメモリ
セルの読み出し時には、他方のビツト線に接続
されたダミーセルを選択し、逆の場合には、ビツ
ト線Ｂに接続されたダミーセルを選択するように
するものである。
これらのワード線選択を行なうのがＸアドレス
デコーダ回路１である。
デコーダ回路１である。
上記一対のビツト線、Ｂには、それぞれドレ
インが接続されるとともに、互いに他方のゲート
に接続されたラツチ形態の差動MISFETQ1、Q2
と、その共通ソースと基準電位端子（OV）との
間に設けられ、所定の動作タイミング信号φpaで
制御されるMISFETQ3とで構成されたプリアン
プ回路を設けるものである。他のビツト線にも同
様な回路Q4〜Q6がそれぞれ設けられる。
インが接続されるとともに、互いに他方のゲート
に接続されたラツチ形態の差動MISFETQ1、Q2
と、その共通ソースと基準電位端子（OV）との
間に設けられ、所定の動作タイミング信号φpaで
制御されるMISFETQ3とで構成されたプリアン
プ回路を設けるものである。他のビツト線にも同
様な回路Q4〜Q6がそれぞれ設けられる。
また、上記一対のビツト線、Ｂには、Ｙアド
レスデコーダ回路２のデコーダ出力で制御される
Ｙアドレス選択のためのスイツチング
MISFETQ15、Q16及びQ17、Q18等を介して共通
に接続して、コモンデータ線、I/Oを構成す
るものである。
レスデコーダ回路２のデコーダ出力で制御される
Ｙアドレス選択のためのスイツチング
MISFETQ15、Q16及びQ17、Q18等を介して共通
に接続して、コモンデータ線、I/Oを構成す
るものである。
なお、上記ビツト線、コモンデータ線には、そ
れぞれ電源電圧VCCにプリチヤージするプリチヤ
ージ手段が設けられるものである（図示せず）。
れぞれ電源電圧VCCにプリチヤージするプリチヤ
ージ手段が設けられるものである（図示せず）。
上記コモンデータ線I/O、は、カツト
MISFETQ19、Q20を介して、上述のようにラツ
チ形態に接続された差動MISFETQ21、Q22と、
スイツチングMISFETQ25とを主要部とするメイ
ンアンプに接続するものである。
MISFETQ19、Q20を介して、上述のようにラツ
チ形態に接続された差動MISFETQ21、Q22と、
スイツチングMISFETQ25とを主要部とするメイ
ンアンプに接続するものである。
この実施例においては、ハイレベルの落ち込み
を防止するとともに、高速増幅動作を実現するた
め、カツトMISFETQ19、Q20のゲートと、上記
差動MISFETQ21、Q22のドレインとの間にそれ
ぞれ帰還用MISFETQ26、Q27を設けるとともに、
そのゲートを互いに他方の増幅出力が得られる
MISFETQ22、Q21のドレインに接続するもので
ある。そして、上記カツトMISFETQ19、Q20の
ゲートには、プリチヤージ信号φpで制御される
MISFETQ34、Q35を設けて、待期時に上記カツ
トMISFETQ19、Q20のゲートを電源電圧VCCレベ
ルにプリチヤージするものである。
を防止するとともに、高速増幅動作を実現するた
め、カツトMISFETQ19、Q20のゲートと、上記
差動MISFETQ21、Q22のドレインとの間にそれ
ぞれ帰還用MISFETQ26、Q27を設けるとともに、
そのゲートを互いに他方の増幅出力が得られる
MISFETQ22、Q21のドレインに接続するもので
ある。そして、上記カツトMISFETQ19、Q20の
ゲートには、プリチヤージ信号φpで制御される
MISFETQ34、Q35を設けて、待期時に上記カツ
トMISFETQ19、Q20のゲートを電源電圧VCCレベ
ルにプリチヤージするものである。
なお、上記差動MISFETQ21、Q22とそれぞれ
ゲート、ソースが共通接続された出力
MISFETQ23、Q24を設けて、そのドレイン出力
を出力バツフアアンプに供給するものである。
ゲート、ソースが共通接続された出力
MISFETQ23、Q24を設けて、そのドレイン出力
を出力バツフアアンプに供給するものである。
このバツフアアンプは、例えば、ゲートが電源
電圧VCCに接続されたMISFETQ28、Q29を介して
上記メインアンプの出力が入力される
MISFETQ30、Q31と、そのソース側に設けられ、
ラツチ形態に接続されたMISFETQ32、Q33とで
構成され、上記MISFETQ30、Q31のドレインに、
動作タイミング信号φna2を印加するものである。
なお、上記MISFETQ23、Q24のドレインには、
前記同様にプリチヤージ手段が設けられるもので
ある（図示せず）。
電圧VCCに接続されたMISFETQ28、Q29を介して
上記メインアンプの出力が入力される
MISFETQ30、Q31と、そのソース側に設けられ、
ラツチ形態に接続されたMISFETQ32、Q33とで
構成され、上記MISFETQ30、Q31のドレインに、
動作タイミング信号φna2を印加するものである。
なお、上記MISFETQ23、Q24のドレインには、
前記同様にプリチヤージ手段が設けられるもので
ある（図示せず）。
この回路の動作の概略は、Ｘアドレスデコーダ
回路１により、所定の列のメモリセル及びダミー
セルを選択した後、タイミング信号φpaをハイレ
ベルとして、プリアンプを動作させて、一対のビ
ツト線Ｂ、を選択されたメモリセルの読み出し
情報に応じてハイレベル／ローレベルにラツチさ
せる。このようにビツト線がラツチした後、Ｙア
ドレスデコーダ回路２により、１つの行を選択す
る。このとき、コモンデータ線I/O、にはプ
リチヤージがなされているため、ローレベルとな
つたビツト線が再び電荷分割によりハイレベル側
に立ち上るが、上記プリアンプの動作により再び
ローレベル側にデイスチヤージされる。
回路１により、所定の列のメモリセル及びダミー
セルを選択した後、タイミング信号φpaをハイレ
ベルとして、プリアンプを動作させて、一対のビ
ツト線Ｂ、を選択されたメモリセルの読み出し
情報に応じてハイレベル／ローレベルにラツチさ
せる。このようにビツト線がラツチした後、Ｙア
ドレスデコーダ回路２により、１つの行を選択す
る。このとき、コモンデータ線I/O、にはプ
リチヤージがなされているため、ローレベルとな
つたビツト線が再び電荷分割によりハイレベル側
に立ち上るが、上記プリアンプの動作により再び
ローレベル側にデイスチヤージされる。
このコモンデータ線I/O、の読み出しレベ
ルが所定の電圧差となつたとき、タイミング信号
φna1をハイレベルとして、メインアンプの動作を
開始し、このメインアンプの増幅動作により出力
がハイレベルとローレベルにラツチした後、タイ
ミング信号φna2をハイレベルとして出力バツフア
アンプを動作させて、出力VO、Oを得るもので
ある。
ルが所定の電圧差となつたとき、タイミング信号
φna1をハイレベルとして、メインアンプの動作を
開始し、このメインアンプの増幅動作により出力
がハイレベルとローレベルにラツチした後、タイ
ミング信号φna2をハイレベルとして出力バツフア
アンプを動作させて、出力VO、Oを得るもので
ある。
上記読み出し動作において、この実施例に係る
メインアンプは、帰還用MISFETQ26、Q27によ
りカツトMISFETQ19、Q20を次のように制御す
るものである。
メインアンプは、帰還用MISFETQ26、Q27によ
りカツトMISFETQ19、Q20を次のように制御す
るものである。
例えば、コモンデータ線I/O、に読み出さ
れた情報がデータ線I/Oがハイレベル、データ請
Ｉ／Ｏがローレベルのときは、メインアンプを構成
するMISFETQ21のドレインがハイレベル、
MISFETQ22のドレインがローレベルになるた
め、ハイレベルがゲートに印加されることとなる
MISFETQ27はオンし、ローレベルがゲートに印
加されることとなるMISFETQ26がオフとなる。
れた情報がデータ線I/Oがハイレベル、データ請
Ｉ／Ｏがローレベルのときは、メインアンプを構成
するMISFETQ21のドレインがハイレベル、
MISFETQ22のドレインがローレベルになるた
め、ハイレベルがゲートに印加されることとなる
MISFETQ27はオンし、ローレベルがゲートに印
加されることとなるMISFETQ26がオフとなる。
したがつて、ハイレベル側の読み出し信号を伝
えるカツトMISFETQ19がオンし、ローレベル側
の読み出し信号を伝えるカツトMISFETQ20がオ
フする。このカツトMISFETQ20のオフにより、
メインアンプの増幅MISFETQ22の出力であるド
レインと、大きな容量が接続されるコモンデータ
線と分離されるため、ローレベルへの引き抜
きを速くすることができる。
えるカツトMISFETQ19がオンし、ローレベル側
の読み出し信号を伝えるカツトMISFETQ20がオ
フする。このカツトMISFETQ20のオフにより、
メインアンプの増幅MISFETQ22の出力であるド
レインと、大きな容量が接続されるコモンデータ
線と分離されるため、ローレベルへの引き抜
きを速くすることができる。
一方、カツトMISFETQ19のオンにより、メイ
ンアンプの増幅MISFETQ21の出力であるドレイ
ンは、大きな容量が接続されるコンモデタ線I/O
と接続された状態を保つため、増幅動作開始時の
多少のチヤージ引き抜きがあつても、ハイレベル
がローレベルに下ることが防止できるものであ
る。このカツトMISFETQ19、Q20の動作は、従
来のカツトMISFETと逆にオン、オフの動作を
行なうものである、ローレベル側のカツト
MISFETQ20のオフにより、メインアンプのラツ
チ動作、言い換えれば、ハイレベル側の読み出し
信号がドレインに印加される増幅MISFETQ21が
早くオフとなるため、上述のようにハイレベル側
のカツトMISFETQ19をオンさせておいても、コ
モンデータ線のハイレベルの落ち込みが小さく、
メモリセルへのリフレツシユのためのハイレベル
を確保することができる。
ンアンプの増幅MISFETQ21の出力であるドレイ
ンは、大きな容量が接続されるコンモデタ線I/O
と接続された状態を保つため、増幅動作開始時の
多少のチヤージ引き抜きがあつても、ハイレベル
がローレベルに下ることが防止できるものであ
る。このカツトMISFETQ19、Q20の動作は、従
来のカツトMISFETと逆にオン、オフの動作を
行なうものである、ローレベル側のカツト
MISFETQ20のオフにより、メインアンプのラツ
チ動作、言い換えれば、ハイレベル側の読み出し
信号がドレインに印加される増幅MISFETQ21が
早くオフとなるため、上述のようにハイレベル側
のカツトMISFETQ19をオンさせておいても、コ
モンデータ線のハイレベルの落ち込みが小さく、
メモリセルへのリフレツシユのためのハイレベル
を確保することができる。
以上のことより、メインアンプの出力ハイレベ
ルの落ち込みの防止と、増幅動作の高速化との相
乗効果により、読み出し動作の大幅な高速化が期
待できる。
ルの落ち込みの防止と、増幅動作の高速化との相
乗効果により、読み出し動作の大幅な高速化が期
待できる。
この発明は、前記実施例に限定されず、メイン
アンプとしては、例えば、第３図に示すように、
カツトMISFETQ19、Q20のゲートのプリチヤー
ジレベルの不均一を防止するために、上記
MISFETQ19、Q20のゲート間にMISFETQ36を設
けるものとしてもよい。
アンプとしては、例えば、第３図に示すように、
カツトMISFETQ19、Q20のゲートのプリチヤー
ジレベルの不均一を防止するために、上記
MISFETQ19、Q20のゲート間にMISFETQ36を設
けるものとしてもよい。
また、上記カツトMISFETQ19、Q20のゲート
と、メインアンプの出力である増幅
MISFETQ21、Q22のドレインとの間にコンデン
サC1，C2をそれぞれ設けるものとしてもよい。
と、メインアンプの出力である増幅
MISFETQ21、Q22のドレインとの間にコンデン
サC1，C2をそれぞれ設けるものとしてもよい。
このコンデンサC1，C2は、メインアンプのロ
ーレベル側の落ち込みが上記帰還用
MISFETQ26、Q27のしきい値電圧以上に下るま
で、これらのMISFETがオンしないことより、
ローレベル側のカツトMISFETのオフする時間
が遅くなるのを防止するためのものである。すな
わち、上記コンデンサC1又はC2により増幅出力
のローレベルへの変化を上記カツトMISFETの
ゲートに伝えることにより、高速化をより高める
ことができる。
ーレベル側の落ち込みが上記帰還用
MISFETQ26、Q27のしきい値電圧以上に下るま
で、これらのMISFETがオンしないことより、
ローレベル側のカツトMISFETのオフする時間
が遅くなるのを防止するためのものである。すな
わち、上記コンデンサC1又はC2により増幅出力
のローレベルへの変化を上記カツトMISFETの
ゲートに伝えることにより、高速化をより高める
ことができる。
また、メモリ回路を構成するプリアンプ、出力
バツフア回路の具体的回路は種々変形できるもの
である。
バツフア回路の具体的回路は種々変形できるもの
である。
第１図は、従来技術の一例を示す回路図、第２
図は、この発明の一実施例を示す回路図、第３図
は、この発明の他の一実施例を示す回路図であ
る。 １……Ｘアドレスデコーダ回路、２……Ｙアド
レスデコーダ回路。
図は、この発明の一実施例を示す回路図、第３図
は、この発明の他の一実施例を示す回路図であ
る。 １……Ｘアドレスデコーダ回路、２……Ｙアド
レスデコーダ回路。
Claims (1)
- 【特許請求の範囲】 １ ドレインとゲートとが交差接続されたラツチ
形態の差動MISFETQ21、Q22と、この差動
MISFETQ21、Q22の共通ソースと基準電位端子
との間に設けられ、所定の動作タイミング信号
φna1で制御されるMISFETQ25と、比較的大きな
寄生容量を持つ入力信号線と上記差動
MISFETQ21、Q22のドレインとの間にそれぞれ
設けられ、そのゲートに対応する差動
MISFETQ21、Q22のドレイン増幅出力信号が供
給されるMISFETQ19、Q20とを含むことを特徴
とするダイナミツク型アンプ。 ２ 上記差動MISFETQ21、Q22のドレインと電
源電圧端子との間には、ゲートとソースとが交差
接続されたMISFETQ26、Q27と、プリチヤージ
信号を受けるMISFETQ34、Q35とがそれぞれ直
列形態に接続され、上記直列形態のMISFETQ26
とQ34及びQ27とQ35の相互接続点から、上記
MISFETQ19、Q20のゲートに供給される増幅出
力信号が形成されるものであることを特徴とする
特許請求の範囲第１項記載のダイナミツク型アン
プ。 ３ 上記入力信号線は、メモリマトリツクス部を
構成する一対のビツト線がＹアドレススイツチ手
段を介して共通にされることによつて構成される
一対のコモンデータ線であることを特徴とする特
許請求の範囲第１又は第２項記載のダイナミツク
型アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050380A JPS56137588A (en) | 1980-03-31 | 1980-03-31 | Dynamic type main amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050380A JPS56137588A (en) | 1980-03-31 | 1980-03-31 | Dynamic type main amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137588A JPS56137588A (en) | 1981-10-27 |
| JPH0157435B2 true JPH0157435B2 (ja) | 1989-12-05 |
Family
ID=12582350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050380A Granted JPS56137588A (en) | 1980-03-31 | 1980-03-31 | Dynamic type main amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56137588A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182190A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | ダイナミツク型ｍｏｓメモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592118B2 (ja) * | 1976-04-09 | 1984-01-17 | 日本電気株式会社 | 増巾回路 |
-
1980
- 1980-03-31 JP JP4050380A patent/JPS56137588A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137588A (en) | 1981-10-27 |
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